FPGA начального уровня :: Часть 4 :: Сборка процессорной системы на MicroBlaze
ฝัง
- เผยแพร่เมื่อ 28 ส.ค. 2024
- Здравствуйте друзья. С вами проект fpga-systems.ru Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. Сегодня мы с Вами приступим с сборке процессорной системы на базе софт процессора MicroBlaze, а также объединим его с нашей разработанной физически неклонируемой функцией Arbiter PUF.
Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.
Группа в VK: club185...
Группа в Facebook: / fpgasystems.ru
Следите за выходом новых видео на канале в Telegram FPGA-Systems.ru Events
t.me/Powered_b...
Обсуждайте в чате Telegram FPGA-Systems.ru
t.me/Powered_b...
Ссылки на документацию:
UG984 MicroBlaze Processor Reference Guide
www.xilinx.com/...
UG1037 AXI Reference Guide
www.xilinx.com/...
UG994 Designing IP Subsystems Using IP Integrator
www.xilinx.com/...
Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 1.
fpga-systems.ru...
КТЦ «ИНЛАЙН ГРУП» | Дистрибьютор XILINX INC.
plis.ru
Сертифицированный тренинг центр Xilinx
plis2.ru
#FPGA_Systems #FPGA_tutorial #ПЛИС_уроки #ПЛИС_для_начинающих #Xilinx #Vivado
Super! Thanks!
Добрый день, следовал пунктам vhdl, но система сделала wrapper как verilog (.v). Это критическая ошибка или могу следовать дальше инструкции?
Решение : в закладке Tools сверху Settings есть понятие Target language, меняем то поле на VHDL и HDL wrapper работает как надо.
sir ,i tried it using zybo and microblaze ps is used but during pin xdc i am not finding uart txd and rxd port please explain
Очень интересно и полезно, большое спасибо! Есть один вопрос, а почку нам важно, чтобы MUX был внутри своей иерархии? Я использовал MUXF7 и он был сразу в отдельной иерархии
Это в каком моменте про это говорится?
30.20
@@alexey2847 а, ну это просто было для демонстрации того, что можно сохранять архитектуру, если это будет необходимо в будущем в ваших проектах. Можно манипулировать оптимизацией на уровне архитектур
Статьи по Microblaze: fpga-systems.ru/publ/xilinx/microblaze/10
нормально, что выдало овер 900 варнингов?
да, это же Ip ядра, привыкай
Sir here you have shown 32bit response can be obtained from gpio how can enlarge it for 64 bit can you please explain sir
you should use few gpios. For ex 1st gpio connected to 63:32, second to 31:0, also you could use a different int variables to store the response