FPGA начального уровня :: Часть 3.2 :: Разработка PUF на HDL
ฝัง
- เผยแพร่เมื่อ 29 ต.ค. 2024
- Здравствуйте друзья. C вами проект fpga-systems.ru. Мы продолжаем курс по проектированию на FPGA для разработчиков начального уровня.
В этом видео мы продолжаем разрабатывать HDL код для физически неклонируемой функции Arbiter PUF.
Сегодня мы спроектируем линию задержки, основой которой послужит разработанный на прошлом занятии мультиплексор.
Мы подробно проходим по каждому этапу проектирования: начиная от создания каталога и проекта в среде Xilinx Vivado и заканчивая анализом результатов синтеза.
Разработка ведется как на VHDL так и на Verilog, поэтому ни кто не останется в обиде. В целом всё очень схоже, в чём Вы сами сможете убедиться.
Если у Вас есть вопрос, идея или вы хотите помочь в развитии проекта статьей, видео или поделиться опытом с начинающими FPGA разработчиками, то оставляйте свои предложения в комментариях под видео, на нашем сайте fpga-systems.ru или присылайте их на наш почтовый ящик fpga-systems@yandex.ru.
Группа в VK: club185...
Следите за выходом новых видео на канале в Telegram FPGA-Systems.ru Events
t.me/Powered_b...
Обсуждайте в чате Telegram FPGA-Systems.ru
t.me/Powered_b...
КТЦ «ИНЛАЙН ГРУП» | Дистрибьютор XILINX INC.
plis.ru
Сертифицированный тренинг центр Xilinx
plis2.ru
Ссылки на документацию:
UG901: Vivado Design Suite User Guide. Synthesis.
www.xilinx.com/...
UG474: 7 Series FPGAs Configurable Logic Block
www.xilinx.com/...
#FPGA_Systems #FPGA_tutorial #ПЛИС_уроки #ПЛИС_для_начинающих #Xilinx #Vivado
![CAMPปลิ้น | EP.83[2/2] ประสบการณ์ขนหัวลุกจากตำนานวงการผี!](http://i.ytimg.com/vi/T_kFecQw7Ds/mqdefault.jpg)
Спасибо! Очень полезное видео для меня.
Дальше больше )
Good job brother.. helped a lot👌👍
Thanks!
Ух ты.. 19 ЛЯ!
но разве при дальнейшей разработке проекта имплементация не будет сделана по-другому? не будет ли всё размещено в другой области и задержка будет меняться от синтеза к синтезу?
Задержка конечно будет меняться, точнее будет меняться длина цепей. Однако все компоненты мы залочим с помощью проектных ограничений, которые где-то будут на 100-200 строк (может меньше). Это будет в пятой части.
25:07 наверняка у вас там ошибка выскочила типа [Synth 8-2948] no architecture 'rtl' for entity 'mux'
Попробуй вспомни што там было два года назад )
@@FPGASystemsЯ сегодня, делал всё как у вас. Почему выскочила ошибка я не знаю. У меня Vivado 2020.1
Как включить автозаполнение в Vivado?
ctrl+пробел
FPGA Systems Супер. Есть возможность включить на постоянной основе? Не нажимая каждый раз эти две клавиши.
@@nikolaykostishen6402 честно говоря не задавался ни разу этим вопросом )
@@nikolaykostishen6402 Можно. В Settings -> Text Editor -> Code Completion -> Display as you type можно включить автоматически (хотя и он часто ничего не показывает)
@@sandrok14 Thanks!
Hello sir...
Can u plz make this video in English.
Or plz add subtitle in English .
th-cam.com/users/fpgacommunity En version is here