WRITING VERILOG TEST BENCHES

แชร์
ฝัง
  • เผยแพร่เมื่อ 9 ม.ค. 2025

ความคิดเห็น •

  • @sanjeevyadav-lw4ky
    @sanjeevyadav-lw4ky ปีที่แล้ว +4

    at 20.34 , clr =1 is applied after 7 (2+5), not at the edge of clk

  • @harihara.t
    @harihara.t 4 ปีที่แล้ว +7

    Hello , at 31:54 what will be the difference if myseed = 10?

  • @sahelighosh4297
    @sahelighosh4297 ปีที่แล้ว +3

    In the last test bench of adder circuit what is the effect of myseed=15 ? Means what will be the effect of value 15 here?

  • @aminl1812
    @aminl1812 4 ปีที่แล้ว +4

    Well explained. Thank you ;)

  • @Deepak-ip1se
    @Deepak-ip1se 13 วันที่ผ่านมา

    at 20:24 no monitor or display is used. How will get the waveform?

  • @xenderlive4865
    @xenderlive4865 2 ปีที่แล้ว +3

    At 26:15 example 3
    In always statement you forget to mention "begin...... end".

    • @reguideu2266
      @reguideu2266 2 ปีที่แล้ว +1

      Yes you are right.. Thanks

  • @cipherswami
    @cipherswami 3 ปีที่แล้ว +2

    was that the DataFlow model? sir have mentioned it as behavioral at 2:12

    • @prajwal4245
      @prajwal4245 3 ปีที่แล้ว +2

      Its data flow...

    • @kotreshick1845
      @kotreshick1845 2 ปีที่แล้ว +1

      It's data flow modelling

  • @pavimahi4501
    @pavimahi4501 2 ปีที่แล้ว +2

    Good morning sir.
    How to write a self checking test bench for arithmetic operators

  • @SurajitDas-gk1uv
    @SurajitDas-gk1uv 2 ปีที่แล้ว +2

    Well explained. Thank u sir :)

  • @shwetharani9019
    @shwetharani9019 3 ปีที่แล้ว +1

    which lecture contains syntax and basics of writing a verilog test bench

  • @xcommandergaming5949
    @xcommandergaming5949 3 ปีที่แล้ว +2

    This was too much to engulf