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ｎｍ級ＩＣの構造、素人にも分かりやすい説明ですね。線幅が細いんじゃーなくて７ｎｍ、２ｎｍは立体集積構造でそれに相当する集積度と言うだけなんですね。
2nmやるって話、テレビ各局が膨大な時間を割いて繰り返し説明してたけど、この6分半の動画を見た方が遥かに詳しく分かりやすいという。
GAAをここまで分かりやすく説明してくれていたのがすごい。
ホール効果を「お漏らし」は専門性を排したかなり親切な説明ですねw
お漏らしをトンネル効果と思ったんだけど、調べると別物なのね💦
@@h3ntaiUMAshinshiそれな
お漏らしってリーク電流のことですね
こっちの世界ではリーク電流ですね。
端子間が短くなるとコンデンサー(キャパシタ)効果でおもらし😅
シリコン原子は直径0.1nmぐらいなんだけど、単結晶でも隙間なく並んでるわけじゃないつかこのスケールだと共有電子がどうたらって話になるので2nmなんて本当に数個しか入らない。そこまで細いと原子が勝手に動く（マイグレーション）で直ぐ断線しちゃう。小さくするのは完全に限界になってる。難航したEUV露光を超えた先はもう構造をいじるしかない。途方もなく設備投資に金が掛かる割に半導体需要の変動が大きすぎて世界に１，２社しか採算合わせてた事業を回せない。半導体製造に価値を見出すのは止めてNVIDIAやARMみたいな知財に注力した方がいいけど日本政府はアホだから周回遅れで（何度も負けてる戦を）またやろうとしてる。やる前から失敗してるのはさすがお役所仕事。
シリコン原子の格子定数 (lattice constant) は5.43Å（0.543nm）です。
この割り切った説明好き
回路の線幅とずっと思いこんでました。３次元化させることで、意味が変わっていたとは…バブル崩壊時の電機業界の不況を目の当たりにし、進学先を工学系⇒医療系に変更した関係から、知識の更新を怠り、仕事でパソコンは使っていても、深く考えてませんでした。目から鱗でした。ありがとうございました。
ロジックだけじゃなくメモリとかも2次元のシュリンクが限界になると3次元的に集積度を上げる方向性に変わってますね。シンプルですが考える人は頭いいと思います。
元々半導体のプロセスルールは設計(又は実効)値の最小寸法を指すものでした。そしてプレーナー型世代ではゲート寸法が実質最小値だったという訳です。余談ですがパイポーラトランジスタの場合はエミッタ(拡散領域)寸法が最小でした。キャリアが走り廻るチャネル領域で量子力学的な現象が顕著になると設計(又は実効)値の最小寸法でプロセスルールを定義する設計思想は破綻してしまいました。
トークも速度も聞きやすくまた内容もふーんて関心してばかりありがとうございます。感謝
PLANER型に換算するとゲート長2nm相当ぐらいの集積度になるよということを表してる指標って認識で良いのかな
大体そんくらいが目安っぽいようです。明確な定義は中の人しか分からないと思いますが。
@@user-dj9ku7vv5r 中の人も良くわかってないです。昔は最小配線ピッチの半分ってルールがあったけど、今は競合他社をチラチラ見ながら雰囲気で決めてる。
今までボヤっとしてたところを簡潔に説明してもらえて助かった！ほかの動画も面白そうなんで登録しました。2ナノの前に3ナノとかとかも耳にした気がするんで２と３で何がちがうんじゃい、とか何が出来るようになったら１ナノ名乗るんじゃいみたいなところが新たに気になったですね。
なんとなくですが2,3nm世代は同じGAA型ですが積層数で集積度を上げてるっぽい気がします。実際作ってる側じゃ無いんで予想ですが。登録ありがとうございます!
直接関係なくても、何か2nm相当だとする根拠がありそうなもんだけどもし平面のまま2nmで作れたら実現できたのと同程度の数のMOSFETが作れる、ということなのかな
割と適当……だから、会社によって基準が違う
👀
簡潔でとてもいい動画。せっかくだから初期の「半導体ってなーに？」のリンクを概要欄に書いておいたら、おかげで命が助かったぜって人がいるかもしれない。
ありがとうございます。概要欄に書いといてみました。
わかりやすいあっという間の6分半だった
お漏らしが騒ぎになったのって130nm→90nmあたりでもあったような？65nmだっけ？うろ覚えだけど、アーキテクチャの変遷機にも騒ぎがあったのを覚えてるwNetBurstで5GHz以降を予定してたのが高クロック化出来ずにcoreシリーズに変わっていったのにもリーク電流が関わってたってニュース記事読んだ遠い記憶が…高クロック製品だとXeonのIrwindaleで3.8GHz迄はあったと思うけど、その後Intelが定格クロックで4GHzの壁を越えた製品を出荷できるようになるまでそこから何年も要したのは皮肉というかなんというかを感じざるを得なかったなぁ
わかりやすかった
ありがとうございます！
頭のいい人は素人でも分かるように説明するのが上手というのは本当ですね。面白かった。電気は道が長いと流れにくく、幅が広いほど流れやすいのですね
子供の頃読んだ百科事典で原子の直径がおよそ1オングストローム(当時の言い方、今でいう0.1nm)って書いてあったのを憶えていたので「一桁nmとか現実にはありえなくない？」ってずっと変だと思ってたのがようやく理解できた。どこにもその寸法はないんだね。
トンネル効果で、電子の波が隣に伝わっていくのです。これが「お漏らし」です。江崎玲於奈博士が、この理論でノーベル賞をとりました。
本当にしょうもなくて申し訳無いんですけど、PorNに笑ってしまいましたw3:12
資料の使いまわし(笑)
PorN同士をつないでいるゲート部分がHUBになっているということですね。なるほど勉強になりました。😊
単純微細化による限界はそのうち来るだろうとは思っていたけどもう来てたんだね。
分かりやすかったです
原子サイズ考えると2nmってどういうこと？と思ってたので、そうではないとわかって安心しました。
おお、わかりやすい説明や！
フェットって読むの初めて聞いた。ググったらそういう方言もあるみたいね。とはいえ不思議なことにMOSは最初からモスって呼んでたな。SATAをサタって読む人もいて、変遷知ってる人間からすると吹き出しそうになるんだけど、（ATAはアタって読むの？みたいな）笑ったらジジィウゼーとか言われんだろうなwwwシュリンクは結局できないからぶっちゃけ上に伸びてるだけで、どう上に伸ばすかになっちゃってるね。
なるほどもう単純な縮小はもう終わってたんだな～
なるほど。従来MOSFETとMOSFET出できた微小トランジスタ同士の配線は平面的に構築されてきたけど、7nm以降は配線を完全に上から覆いかぶさる形の成形方法に変更したということですね。そして2nm以降では複数層の配線層を積み重ねていくと。DRAMやFlash ROMではずっと以前からMOSFET自体を200層以上積み重ねる方式が確立されていますが、ロジック半導体でも配線層に関しては同じことになっていくことになります。考えてみれば完成したLSIを抵抗やコンデンサと共にプリント基板上に配置して焼入れすることで電子回路は完成しますが、このプリント基板自体が3-5層くらいの積層構造になっており、複雑な配線を可能としています。それと同じことをしているわけですね。
Metalの配線層の多層化は3桁nmぐらいにはもうありましたよ70nmとかのプロセスルールで８層ぐらいあった記憶があります今回のキモはMetal層の多層化ではなくGate層の多層化にあります
すごくわかりやすい動画で助かりました最後のバチクソ適当な「おわり」も好きです
めちゃくちゃ分かりやすい解説だね！！！。細かいところでは違うのだろうけれど・・・素人（文科系）には！！！。
結局、動作速度に関係するのはゲート長なので、ここが7nmとか2nmということなのですかね
ターミネーターって何かと思ったらシュワちゃんの映画っすか！確かに３から見てもOKですね
ターミネーターは3だけでもOK!
どこが2nmになっているんだ？と思ってましたが、よくわかりました。もはやどこかの大きさを表しているわけではなかったんですねｗあえて言えばプレーナー型相当で、という事なのかな？それとも本当になんの関係もなくノリで付けてるのか。それだと今後ネーミングのインフレーションというか、デフレーションが止まらなくなりそうですねｗ
なんでターミネーターなのかを除けば、めちゃくちゃわかりやすかった
全然仕組み知らなかったけどめちゃんこ分かりやすかった。
TSMCの粉飾で話は終わらないTSMC基準に切り替えるだけで一気に世代が進んでしまうインテルなんだかなぁ
2:24そういえばこんな模式図を見たことあるような？ でも図を見て「実際の３端子MOSFETにするには接続どうすればいいんだ？」って疑問が湧いた。他サイトで調べてきた。３端子MOSFETでは、PとNを束ねた側をソース、束ねてない側のNをドレイン、としている事がわかった。センシティブな用途向けに、PとNを束ねずに、パワーソースとドライバーソースとして別々に端子を出して、ドレイン、ゲートと併せた４端子MOSFETという部品が作られてることもわかった。良いきっかけになった。
分かりやすいです！チャンネル登録しました
半導体の世界で方式が変わっても新参が成功する例ってあるのかなあ？あるならオイルマネーでいきなり参入！とかやりそうだけどもグローバルファウンドリーズは今アブダビ投資庁の息がかかってるから事実上そうなのかも
Xnmはブランド名でしかないんだよねしかも各社で基準が違うから「A社では x nmだけど、I社だと y nmしかない！」みたいなのを見ると「いや、その２つは同じくらいのレベルなんだけどなあ」とか思ったりする
MOS FET をモス エフイーティーって読んでました。オッサンのせいかな・・・
ターミネーターは半導体技術発展の伏線であることがよく理解できました！
とても分かりやすいですね。単純にゲート長等として単位面積で考えると、7nmと2nmの集積度は、20nmのそれぞれ約10倍（（20/7）^2)、100倍（（20/2）^2)になるから、たとえば20nmのものを100積層すると2nm相当となるのでしょうかね⁉︎
単純計算そうなりますね。GAAのNMOSとPMOSを積層したものを1nmとかっていうくらいなので。
なんとわかりやすい
で、結局どれがターミネーターの最高傑作になるの？ コマンドー観ながら待ってます。
すごいわかりやすかった後半のターミネーターの回収も完璧と思う前半で（なんで3まで入れたん…）と思ってたからね
目安程度っていうのは本当にそうメーカーによっても使っている型は同じだが、集積度違うくらいあいまいな定義
集積度をゲート長換算で2 nmと呼んでるって理解でいいのかな？Fin型とかGAA型をPlaner型換算するみたいな。
ですね。概ねPlaner型換算何nm相当か。でも明確なルールも無いみたい。
よくわかりました、ありがとうございます
ちゃんと原子の大きさが混ざっっているのが良い。色々小手先でやってるが既に限界を迎えているという事実さえ認識できれば良い。つまりこれ以上は集積回路は進化しない。処理速度も上がらない。理由は物理限界だから。だから全く違うアプローチが必要でその芽が育っている。ワープとかも行けんじゃね？まあ魂の電子化とか量子化とか同一性保存とか言い出す話。
ゲート長をデザインルールと呼ばなくなったのは知ってたけど、では何を呼んでいるのかは明確な説明が無く知らなかった。この解説もその点だけは残念ながら明確とは言えないよね。
全然予想と違ってかなり驚きました。
「先ずは結論から」って言った直後にボトムアップ講義しはじめるの草
トライゲートってあったよなぁって調べたらFinFETの別称だった
ボイスが自然ですね。
2nm化というのは今までのプラナー型の常識で期待されたくらいの省電力化とか低発熱化とかは期待できないんですかね
シルク印刷のメッシュピッチの事
ラピダスは技術的にできると言うのと商売としてできると言うのは違うからね。
GAA型って、熱大丈夫なのでしょうか。熱の逃げ場がなさそうに見えますが...。
そういうことなんだ😮
立体型にして電流を流すという事ですが、なら消費電力の改善は無さそうですけど、その辺の説明も欲しいですね。集積度という事だけなら、従来の平面タイプを何層も積み重ねた方が簡単なような気がします。
積層すると熱が籠もって高速動作が難しいんですよねぇ
ナノメートルが目安でしか無いなら面積当たりのトランジスタ数で表現すれば良いのに
10nm切るとホール効果などで電流の漏れ(リーク)が起きると言われていたのになんで１桁nm素子が存在するのかと思ったら、そう言うことかい！2nmという事は10nmに対して25倍の素子が集積されてるという解釈で良いのかな？7nmは10nmの倍の素子が集積されてるという事ですね。
3:00 左右のPorNがドレンとソースってこと？
VIVANTのドラムのスマホ翻訳みたいな喋り方
専門用語でターミネーターって言ってるもんだと思ったら映画の話の順番ってこと？もっと他に表現あったでしょ
タイトルがすごく良くてみんな見にきたけど、動画の構成が悪くて不評が多くついている印象。離脱率も高いんじゃないかな？ここで知りたいのはなぜラベルみたいになった経緯じゃないのかな？どこの企業がルールを逸脱して、それを後追いしたとか。それなのに数秒で答えがでてその後のフォローがないのが気になった。MOSFETとか正直興味なかった
ターミネーター3は観ても観なくてもいいと思いました
Åの説明もお願いします
思うにこんなのマスクどうするんだよと思ってみたり。2nm線幅の中でもっと微小な線幅のマスクをするってことでしょ。事実上0.1nm未満の精度のマスクが必要になりそうな気がするのだが・・・。日本製の洗浄剤以外では対応不可能だな。
１nmというのはないんですね。知りませんでした。
ゲート長を2nmにしたら、⊿E・⊿ｔに関する不確定性の影響がどのくらい現れるかな。ハテナのメモリーだの、はてなのコンピューターじゃ困るだろ！！
ついでに言うと粒子数と位相の間にも不確定性があるよ！
なんか折り紙の技術応用すればもっと効率的に積み重ねれそうな気もする。知らんけど。
2nm相当って基準の2nmは何処に
EUVのシングルパターニングが18nmなのに2nm作ろうとしたら何回マルチパターニングしないといけないんだ。「Xnm」は商品名だと思った方がいい。
このGAA型はテスト速度はでるけど変わらなくなる特徴があったような・・・・代わりに速度低下が抑えられるので大きな処理データを常に高速で演算できる特徴があるんだけど速度がないのと爆熱になりやすくなるのと速度が上がってるわけではないのでFIｎ型の方が早くなるので魅力的な採用がなくなる可能性があるんだよな・・・・ストレージとかが有名な構造だよねーｗｗｗあとこの説明だと素材や構造を変えて作ればPlaner型でもまだ行けるって意味になっちまうんだよな・
こういった数字はマーケティングの発明です。
こないだNHKで2nmのパターン幅って言ってたんだけど・・・大丈夫か？
GAA型の存在は分かったのですが、なぜそれを"2"nmと呼称したのですか？
換算2nmですよね。
TSMCは１ｎｍを開発済みです。日本は１５ｎｍです。あきれました。ああ。
PorN!なるほど半導体ポルノということか!!
物理設計ルール「ここの幅は２λ …、間隔は１λ空けて…」のλ、物差し、スケールが ◯nmじゃ？違うか^^;
限界なんだけど、とんちで何とかしようとしている感じだね。
Intel 7は元々が10nmESFだったから10nmと呼んでも間違いじゃないけど、Intel 4を7nmと呼んでる人って何なんだろうな。集積密度が他社の〇nm並みだからという理由でIntel 〇という命名ルールになったはずだけど、10→7→5みたいな順番を当てはめてるだけなんかね。
あのさ 線幅は 用途による 無駄に 発熱 するより しないほうがよい
リーク=お漏らし たしかに
ターミネーター３はつまらないから見ないのが正解だよ
今の工程だと逆テーパーにならなくて富士山みたいにだら～んと太ってしまうから政府は短TATって言ってるのだと思う
このfinFETもGAAも簡単にはいかないんだよな。日本の政界や財界は3nmプロセス製造機械を日本に輸入してスイッチONすれば簡単に国内生産できると考えてる。熊本のプラントが今後どうなるか諸氏見続けて欲しい。私の予想ではいつまで経っても実績が出ず最悪撤退もあると考えている。理由は『もはや日本には優秀な人材がいない』から
3D集積は甘え。
わかりやすく解説してくださりありがとうございましたいくつかの人が7nmとか5nmとか3nmとかは 単なるブランド名でしかなくてまったく意味の無いものです電子顕微鏡で見てもその大きさの箇所は１つもありませんと書かれているものを見てたので今までずーと不信に思ってたことでしたもはや技術が違っているのに、今までのように微細化していったらXnm的な表現を使った方がラクなのかも知れませんがこれほど消費者をバカにしたものはありませんね半導体関連の記者もお金というシャブで漬け込まれているので真実を報道することがないと思ってましたよ（笑
実態とは異なるけど、イメージしやすいまたはわかりやすいような呼称にするのは半導体業界じゃなくてもあるあるやで一般人なんて専門的なことなんて言っても訳わからんと言われるだけだし、そんな訳がわからんと言われて手をつけないくらいならちょっと実態とは違うけどイメージしやすい方が手をつけてもらえる。例えば1%の果汁飲料なんて1%の果汁で味変わるわけない、果汁なんておまけだよ。フレーバーで整えてる、けど、果汁も入れてるとイメージしやすいだけ。世の中そんなもん。
あくまでも指標のようなもので、理論上、仮想的にNnm相当の性能をたたき出しているのであれば事実ではなくとも、そこまで目くじら立てる程の話ではない。要はどれほど多くを集積して安定に動作できるのかというなので。
例えが下手すぎてワロタでも解説は分かりやすかったです
サムネの内容で既に意味が分からない。
2nm世代半導体に2nmなんてサイズは何処にもないで良い？仮にこれを0.1nm世代半導体と言っても問題ない？
業界内で統一のルールやガイドラインが作られない限りはなんとも…実際にIntelとAMD(tsmcFab)とでは同じNnmでも性能も中身も異なる。
バカでもわかりました！
ミリで言えよ
じゃ７nm以下は意味がないのか？とも思える。 そりゃ小さくなるってメリットはあるが、PC程度でそこまで拘る小ささも必要ないだろうし。いままでの少電力＆効率化＆速度ってメリットは７以下は同レベルってこと？
某ポッドキャストのプリンの例えがようやく理解できた
ｎｍ級ＩＣの構造、素人にも分かりやすい説明ですね。線幅が細いんじゃーなくて７ｎｍ、２ｎｍは立体集積構造でそれに相当する
集積度と言うだけなんですね。
2nmやるって話、テレビ各局が膨大な時間を割いて繰り返し説明してたけど、この6分半の動画を見た方が遥かに詳しく分かりやすいという。
GAAをここまで分かりやすく説明してくれていたのがすごい。
ホール効果を「お漏らし」は専門性を排したかなり親切な説明ですねw
お漏らしをトンネル効果と思ったんだけど、調べると別物なのね💦
@@h3ntaiUMAshinshiそれな
お漏らしってリーク電流のことですね
こっちの世界ではリーク電流ですね。
端子間が短くなるとコンデンサー(キャパシタ)効果でおもらし😅
シリコン原子は直径0.1nmぐらいなんだけど、単結晶でも隙間なく並んでるわけじゃないつかこのスケールだと共有電子がどうたらって話になるので2nmなんて本当に数個しか入らない。そこまで細いと原子が勝手に動く（マイグレーション）で直ぐ断線しちゃう。小さくするのは完全に限界になってる。難航したEUV露光を超えた先はもう構造をいじるしかない。途方もなく設備投資に金が掛かる割に半導体需要の変動が大きすぎて世界に１，２社しか採算合わせてた事業を回せない。半導体製造に価値を見出すのは止めてNVIDIAやARMみたいな知財に注力した方がいいけど日本政府はアホだから周回遅れで（何度も負けてる戦を）またやろうとしてる。やる前から失敗してるのはさすがお役所仕事。
シリコン原子の格子定数 (lattice constant) は5.43Å（0.543nm）です。
この割り切った説明好き
回路の線幅とずっと思いこんでました。３次元化させることで、意味が変わっていたとは…
バブル崩壊時の電機業界の不況を目の当たりにし、進学先を工学系⇒医療系に変更した関係から、知識の更新を怠り、仕事でパソコンは使っていても、深く考えてませんでした。
目から鱗でした。ありがとうございました。
ロジックだけじゃなくメモリとかも2次元のシュリンクが限界になると3次元的に集積度を上げる方向性に変わってますね。シンプルですが考える人は頭いいと思います。
元々半導体のプロセスルールは設計(又は実効)値の最小寸法を指すものでした。そしてプレーナー型世代ではゲート寸法が実質最小値だったという訳です。余談ですがパイポーラトランジスタの場合はエミッタ(拡散領域)寸法が最小でした。
キャリアが走り廻るチャネル領域で量子力学的な現象が顕著になると設計(又は実効)値の最小寸法でプロセスルールを定義する設計思想は破綻してしまいました。
トークも速度も聞きやすく
また内容もふーんて関心してばかり
ありがとうございます。感謝
PLANER型に換算するとゲート長2nm相当ぐらいの集積度になるよ
ということを表してる指標って認識で良いのかな
大体そんくらいが目安っぽいようです。明確な定義は中の人しか分からないと思いますが。
@@user-dj9ku7vv5r 中の人も良くわかってないです。昔は最小配線ピッチの半分ってルールがあったけど、今は競合他社をチラチラ見ながら雰囲気で決めてる。
今までボヤっとしてたところを簡潔に説明してもらえて助かった！ほかの動画も面白そうなんで登録しました。
2ナノの前に3ナノとかとかも耳にした気がするんで２と３で何がちがうんじゃい、とか何が出来るようになったら１ナノ名乗るんじゃいみたいなところが新たに気になったですね。
なんとなくですが2,3nm世代は同じGAA型ですが積層数で集積度を上げてるっぽい気がします。実際作ってる側じゃ無いんで予想ですが。登録ありがとうございます!
直接関係なくても、何か2nm相当だとする根拠がありそうなもんだけど
もし平面のまま2nmで作れたら実現できたのと同程度の数のMOSFETが作れる、ということなのかな
割と適当……
だから、会社によって基準が違う
👀
簡潔でとてもいい動画。
せっかくだから初期の「半導体ってなーに？」のリンクを概要欄に書いておいたら、おかげで命が助かったぜって人がいるかもしれない。
ありがとうございます。概要欄に書いといてみました。
わかりやすい
あっという間の6分半だった
お漏らしが騒ぎになったのって130nm→90nmあたりでもあったような？65nmだっけ？うろ覚えだけど、アーキテクチャの変遷機にも騒ぎがあったのを覚えてるw
NetBurstで5GHz以降を予定してたのが高クロック化出来ずにcoreシリーズに変わっていったのにもリーク電流が関わってたってニュース記事読んだ遠い記憶が…
高クロック製品だとXeonのIrwindaleで3.8GHz迄はあったと思うけど、その後Intelが定格クロックで4GHzの壁を越えた製品を出荷できるようになるまでそこから何年も要したのは皮肉というかなんというかを感じざるを得なかったなぁ
わかりやすかった
ありがとうございます！
頭のいい人は素人でも分かるように説明するのが上手というのは本当ですね。面白かった。電気は道が長いと流れにくく、幅が広いほど流れやすいのですね
子供の頃読んだ百科事典で原子の直径がおよそ1オングストローム(当時の言い方、今でいう0.1nm)って書いてあったのを憶えていたので「一桁nmとか現実にはありえなくない？」ってずっと変だと思ってたのがようやく理解できた。どこにもその寸法はないんだね。
トンネル効果で、電子の波が隣に伝わっていくのです。これが「お漏らし」です。
江崎玲於奈博士が、この理論でノーベル賞をとりました。
本当にしょうもなくて申し訳無いんですけど、PorNに笑ってしまいましたw
3:12
資料の使いまわし(笑)
PorN同士をつないでいるゲート部分がHUBになっているということですね。なるほど勉強になりました。😊
単純微細化による限界はそのうち来るだろうとは思っていたけどもう来てたんだね。
分かりやすかったです
原子サイズ考えると2nmってどういうこと？と思ってたので、そうではないとわかって安心しました。
おお、わかりやすい説明や！
フェットって読むの初めて聞いた。ググったらそういう方言もあるみたいね。
とはいえ不思議なことにMOSは最初からモスって呼んでたな。
SATAをサタって読む人もいて、変遷知ってる人間からすると吹き出しそうになるんだけど、（ATAはアタって読むの？みたいな）笑ったらジジィウゼーとか言われんだろうなwww
シュリンクは結局できないからぶっちゃけ上に伸びてるだけで、どう上に伸ばすかになっちゃってるね。
なるほどもう単純な縮小はもう終わってたんだな～
なるほど。従来MOSFETとMOSFET出できた微小トランジスタ同士の配線は平面的に構築されてきたけど、7nm以降は配線を完全に上から覆いかぶさる形の成形方法に変更したということですね。そして2nm以降では複数層の配線層を積み重ねていくと。DRAMやFlash ROMではずっと以前からMOSFET自体を200層以上積み重ねる方式が確立されていますが、ロジック半導体でも配線層に関しては同じことになっていくことになります。考えてみれば完成したLSIを抵抗やコンデンサと共にプリント基板上に配置して焼入れすることで電子回路は完成しますが、このプリント基板自体が3-5層くらいの積層構造になっており、複雑な配線を可能としています。それと同じことをしているわけですね。
Metalの配線層の多層化は3桁nmぐらいにはもうありましたよ
70nmとかのプロセスルールで８層ぐらいあった記憶があります
今回のキモはMetal層の多層化ではなくGate層の多層化にあります
👀
すごくわかりやすい動画で助かりました
最後のバチクソ適当な「おわり」も好きです
めちゃくちゃ分かりやすい解説だね！！！。
細かいところでは違うのだろうけれど・・・素人（文科系）には！！！。
結局、動作速度に関係するのはゲート長なので、ここが7nmとか2nmということなのですかね
ターミネーターって何かと思ったらシュワちゃんの映画っすか！確かに３から見てもOKですね
ターミネーターは3だけでもOK!
どこが2nmになっているんだ？と思ってましたが、よくわかりました。もはやどこかの大きさを表しているわけではなかったんですねｗ
あえて言えばプレーナー型相当で、という事なのかな？それとも本当になんの関係もなくノリで付けてるのか。それだと今後ネーミングのインフレーションというか、デフレーションが止まらなくなりそうですねｗ
なんでターミネーターなのかを除けば、めちゃくちゃわかりやすかった
全然仕組み知らなかったけどめちゃんこ分かりやすかった。
TSMCの粉飾で話は終わらない
TSMC基準に切り替えるだけで一気に世代が進んでしまうインテル
なんだかなぁ
2:24
そういえばこんな模式図を見たことあるような？ でも図を見て「実際の３端子MOSFETにするには接続どうすればいいんだ？」って疑問が湧いた。
他サイトで調べてきた。
３端子MOSFETでは、PとNを束ねた側をソース、束ねてない側のNをドレイン、としている事がわかった。
センシティブな用途向けに、PとNを束ねずに、パワーソースとドライバーソースとして別々に端子を出して、ドレイン、ゲートと併せた４端子MOSFETという部品が作られてることもわかった。
良いきっかけになった。
分かりやすいです！
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半導体の世界で方式が変わっても新参が成功する例ってあるのかなあ？
あるならオイルマネーでいきなり参入！とかやりそうだけども
グローバルファウンドリーズは今アブダビ投資庁の息がかかってるから事実上そうなのかも
Xnmはブランド名でしかないんだよね
しかも各社で基準が違うから
「A社では x nmだけど、I社だと y nmしかない！」みたいなのを見ると
「いや、その２つは同じくらいのレベルなんだけどなあ」とか思ったりする
MOS FET をモス エフイーティーって読んでました。
オッサンのせいかな・・・
ターミネーターは半導体技術発展の伏線であることがよく理解できました！
とても分かりやすいですね。
単純にゲート長等として単位面積で考えると、7nmと2nmの集積度は、20nmのそれぞれ約10倍（（20/7）^2)、100倍（（20/2）^2)になるから、たとえば20nmのものを100積層すると2nm相当となるのでしょうかね⁉︎
単純計算そうなりますね。GAAのNMOSとPMOSを積層したものを1nmとかっていうくらいなので。
なんとわかりやすい
で、結局どれがターミネーターの最高傑作になるの？ コマンドー観ながら待ってます。
すごいわかりやすかった
後半のターミネーターの回収も完璧と思う
前半で（なんで3まで入れたん…）と思ってたからね
目安程度っていうのは本当にそう
メーカーによっても使っている型は同じだが、集積度違うくらいあいまいな定義
集積度をゲート長換算で2 nmと呼んでるって理解でいいのかな？
Fin型とかGAA型をPlaner型換算するみたいな。
ですね。概ねPlaner型換算何nm相当か。でも明確なルールも無いみたい。
よくわかりました、ありがとうございます
ちゃんと原子の大きさが混ざっっているのが良い。色々小手先でやってるが既に限界を迎えているという事実さえ認識できれば良い。つまりこれ以上は集積回路は進化しない。処理速度も上がらない。理由は物理限界だから。だから全く違うアプローチが必要でその芽が育っている。ワープとかも行けんじゃね？まあ魂の電子化とか量子化とか同一性保存とか言い出す話。
ゲート長をデザインルールと呼ばなくなったのは知ってたけど、では何を呼んでいるのかは明確な説明が無く知らなかった。この解説もその点だけは残念ながら明確とは言えないよね。
全然予想と違ってかなり驚きました。
「先ずは結論から」って言った直後にボトムアップ講義しはじめるの草
トライゲートってあったよなぁって調べたらFinFETの別称だった
ボイスが自然ですね。
2nm化というのは今までのプラナー型の常識で期待されたくらいの省電力化とか低発熱化とかは期待できないんですかね
シルク印刷のメッシュピッチの事
ラピダスは技術的にできると言うのと商売としてできると言うのは違うからね。
GAA型って、熱大丈夫なのでしょうか。熱の逃げ場がなさそうに見えますが...。
そういうことなんだ😮
立体型にして電流を流すという事ですが、なら消費電力の改善は無さそうですけど、その辺の説明も欲しいですね。
集積度という事だけなら、従来の平面タイプを何層も積み重ねた方が簡単なような気がします。
積層すると熱が籠もって高速動作が難しいんですよねぇ
ナノメートルが目安でしか無いなら面積当たりのトランジスタ数で表現すれば良いのに
10nm切るとホール効果などで電流の漏れ(リーク)が起きると言われていたのになんで１桁nm素子が存在するのかと思ったら、そう言うことかい！
2nmという事は10nmに対して25倍の素子が集積されてるという解釈で良いのかな？
7nmは10nmの倍の素子が集積されてるという事ですね。
3:00 左右のPorNがドレンとソースってこと？
VIVANTのドラムのスマホ翻訳みたいな喋り方
専門用語でターミネーターって言ってるもんだと思ったら映画の話の順番ってこと？もっと他に表現あったでしょ
タイトルがすごく良くてみんな見にきたけど、動画の構成が悪くて不評が多くついている印象。離脱率も高いんじゃないかな？
ここで知りたいのはなぜラベルみたいになった経緯じゃないのかな？どこの企業がルールを逸脱して、それを後追いしたとか。それなのに数秒で答えがでてその後のフォローがないのが気になった。MOSFETとか正直興味なかった
ターミネーター3は観ても観なくてもいいと思いました
Åの説明もお願いします
思うにこんなのマスクどうするんだよと思ってみたり。
2nm線幅の中でもっと微小な線幅のマスクをするってことでしょ。
事実上0.1nm未満の精度のマスクが必要になりそうな気がするのだが・・・。
日本製の洗浄剤以外では対応不可能だな。
１nmというのはないんですね。知りませんでした。
ゲート長を2nmにしたら、⊿E・⊿ｔに関する不確定性の影響がどのくらい現れるかな。ハテナのメモリーだの、はてなのコンピューターじゃ困るだろ！！
ついでに言うと粒子数と位相の間にも不確定性があるよ！
なんか折り紙の技術応用すればもっと効率的に積み重ねれそうな気もする。知らんけど。
2nm相当って基準の2nmは何処に
EUVのシングルパターニングが18nmなのに2nm作ろうとしたら何回マルチパターニングしないといけないんだ。「Xnm」は商品名だと思った方がいい。
このGAA型はテスト速度はでるけど変わらなくなる特徴があったような・・・・
代わりに速度低下が抑えられるので大きな処理データを常に高速で演算できる特徴があるんだけど速度がないのと爆熱になりやすくなるのと速度が上がってるわけではないのでFIｎ型の方が早くなるので魅力的な採用がなくなる可能性があるんだよな・・・・
ストレージとかが有名な構造だよねーｗｗｗあとこの説明だと素材や構造を変えて作ればPlaner型でもまだ行けるって意味になっちまうんだよな・
こういった数字はマーケティングの発明です。
こないだNHKで2nmのパターン幅って言ってたんだけど・・・大丈夫か？
GAA型の存在は分かったのですが、なぜそれを"2"nmと呼称したのですか？
換算2nmですよね。
TSMCは１ｎｍを開発済みです。日本は１５ｎｍです。あきれました。ああ。
PorN!
なるほど半導体ポルノということか!!
物理設計ルール「ここの幅は２λ …、間隔は１λ空けて…」のλ、物差し、スケールが ◯nmじゃ？違うか^^;
限界なんだけど、とんちで何とかしようとしている感じだね。
Intel 7は元々が10nmESFだったから10nmと呼んでも間違いじゃないけど、Intel 4を7nmと呼んでる人って何なんだろうな。
集積密度が他社の〇nm並みだからという理由でIntel 〇という命名ルールになったはずだけど、10→7→5みたいな順番を当てはめてるだけなんかね。
あのさ 線幅は 用途による 無駄に 発熱 するより しないほうがよい
リーク=お漏らし たしかに
ターミネーター３はつまらないから見ないのが正解だよ
今の工程だと逆テーパーにならなくて
富士山みたいにだら～んと太ってしまうから
政府は短TATって言ってるのだと思う
このfinFETもGAAも簡単にはいかないんだよな。日本の政界や財界は3nmプロセス製造機械を日本に輸入してスイッチONすれば簡単に国内生産できると考えてる。熊本のプラントが今後どうなるか諸氏見続けて欲しい。私の予想ではいつまで経っても実績が出ず最悪撤退もあると考えている。理由は『もはや日本には優秀な人材がいない』から
3D集積は甘え。
わかりやすく解説してくださりありがとうございました
いくつかの人が
7nmとか5nmとか3nmとかは 単なるブランド名でしかなくてまったく意味の無いものです
電子顕微鏡で見てもその大きさの箇所は１つもありません
と書かれているものを見てたので
今までずーと不信に思ってたことでした
もはや技術が違っているのに、今までのように微細化していったら
Xnm的な表現を使った方がラクなのかも知れませんが
これほど消費者をバカにしたものはありませんね
半導体関連の記者もお金というシャブで漬け込まれているので
真実を報道することがないと思ってましたよ（笑
実態とは異なるけど、イメージしやすいまたはわかりやすいような呼称にするのは半導体業界じゃなくてもあるあるやで
一般人なんて専門的なことなんて言っても訳わからんと言われるだけだし、そんな訳がわからんと言われて手をつけないくらいならちょっと実態とは違うけどイメージしやすい方が手をつけてもらえる。例えば1%の果汁飲料なんて1%の果汁で味変わるわけない、果汁なんておまけだよ。フレーバーで整えてる、けど、果汁も入れてるとイメージしやすいだけ。
世の中そんなもん。
あくまでも指標のようなもので、理論上、仮想的にNnm相当の性能をたたき出しているのであれば事実ではなくとも、そこまで目くじら立てる程の話ではない。要はどれほど多くを集積して安定に動作できるのかというなので。
👀
例えが下手すぎてワロタ
でも解説は分かりやすかったです
サムネの内容で既に意味が分からない。
2nm世代半導体に2nmなんてサイズは何処にもないで良い？仮にこれを0.1nm世代半導体と言っても問題ない？
業界内で統一のルールやガイドラインが作られない限りはなんとも…
実際にIntelとAMD(tsmcFab)とでは同じNnmでも性能も中身も異なる。
バカでもわかりました！
ありがとうございます！
ミリで言えよ
じゃ７nm以下は意味がないのか？とも思える。 そりゃ小さくなるってメリットはあるが、PC程度でそこまで拘る小ささも必要ないだろうし。
いままでの少電力＆効率化＆速度ってメリットは７以下は同レベルってこと？
某ポッドキャストのプリンの例えがようやく理解できた