FinFET 도입시점 설명에 오류가 있는 것 같습니다. 22nm까지 TSMC, 삼성은 HKMG planar를 썼고 인텔이 이때부터 FinFET을 썼습니다. 이후 sub 20nm로 진입하면서 TSMC는 16nm, 삼성은 14nm (숫자의 크기 차이는 이미 의미가 없지만 공식 명칭 표기이니 무시할 수는 없겠죠), 그리고 인텔도 14nm로 갔던 것으로 기억합니다.
이해가 잘가네요 정말 감사합니다 저같은 일반인도 알아듣기 쉽게 잘 설명해주셔서 감사합니다 핀펫이 사실 3면이 아니고 2면의 게이트라거나 cfet의 구조 설명 등등 너무 많이 알아가네요 영상하고는 관계가 없는 내용이지만 제가 얼마전에 읽은 기사에서 궁금한 점이 생겨서 염치 없지만 질문드립니다 기사인용 (VDD 스케일링은 0.7~0.8 전압 범위 근처의 포화점에 도달했습니다. 즉, 더 이상 전압 감소로 인한 추가적인 이점을 얻을 수 없으며 기타 누설 수준도 상대적으로 변하지 않은 상태로 유지됩니다. SRAM의 밀도를 계속 높이고 칩에 더 많은 트랜지스터를 추가하기 위해 새로운 기술로 계속 마이그레이션한다면 칩 작동을 위해 더 많은 전력이 필요합니다) 인용 끝 이 말은 기술발전의 한계로 로직반도체의 소비전럭을 낮출수 없다는 말로 들리는데 그럼 예를 들어 1.4nm공정에서 1nm 공정으로 발전을 하여도 면적의 감소 말고 이점이 없어진다는 말인가요?
안녕하세요! 파운드리 관련해서 공부할때 많이 참고해서 공부하고 있습니다! 궁금한 게 있는데 혹시 아신다면 왜 gaa 공정이나 mbcfet에서 채널을 3개를 쓰는지랑 4개나 2개를 쓰면 안되는지 궁금합니다. 추가적으로 3개의 채널이 하나의 1 0 로 동작하는게 아니라 3개의 채널이니까 이걸 이용해서 논리 회로를 구성한다면 1 1/2 0 으로 동작하는 트랜지스터도 만들 수 있는건가요?
영상 잘 봤습니다! 보던 중 궁금한 내용이 있어 댓글을 남겨봅니다. FinFET 구조를 설명하시면서 Corner effect를 억제하기 위해 Fin의 상부에 Hard mask를 증착한다는 내용을 말씀해주셨는데요. GAA 구조의 Nanosheet 또한 원형의 구조가 아니기에 Corner effect가 나타나지 않을까 하는 생각이 듭니다. 동일한 원리로 유사한 Side effect가 발생할 것 같은데 이러한 경우에 연구된 개선 방향 같은 게 있는지 여쭤봅니다 :)
영상 잘 봐주셔서 감사합니다 ㅎㅎ corner effect 는 코너 부분의 곡률이 클수록 심하게 나타납니다. FinFET 의 경우에도, 직사각형 모양의 핀에서 보다 심하며, tapered fin 모양에다 윗부분을 둥글게 한다면 많이 완화할 수 있습니다. 마찬가지로, nanosheet 에서도 sheet가 네모반듯하다면 코너 이펙트가 나타나겠지만, sheet 의 두께가 매우 얇은 관계로 예쁜 네모난 sheet 가 잘 나오지 않습니다. (sem 사진을 보면 가장자리가 대부분 둥글게 되어있습니다) 또한, 패터닝 기술의 발달로 gaa 공정이 처음 시도되었을 당시와 비교하여 훨씬 원에 가까운 nanowire 비슷한 공정도 가능하게 되엇고요!! 설명이 길었는데.. gaa 에서도 해당 문제가 나타날 수는 있으나, 여러 기술의 발달로 초창기 핀펫보다 심각하게 다뤄지지 않다는 것이 요지입니다
안녕하세요.! 영상 잘 봤습니다. 반도체에 대해서 거의 모르는 상태인데 FLASH 메모리의 경우 MOSFET에서 floating gate를 사용해 문턱전압의 변화로 메모리를 저장하는 걸로 알고 있는데 여기 영상에서 mosfet 이 진화함에따라 진화된 mosfet에 floating gate 를 추가해 진화된 flash memory 를 만든다고 이해해도 될까요? 그리고 vnand flash 가 시작된 형태는 어떤 mosfet 형태인지 궁금합니다. 항상 좋은 영상 감사합니다.!
안녕하세요 칩쟁이님! 항상 영상 잘 챙겨보고 있습니다! 파운드리쪽으로 취업을 희망하고 있어서 다음 영상이 정말 기대되는 영상인 것 같습니다ㅎㅎ 영상을 보다가 궁금한 점이 있어서 질문드립니다! nFET과 pFET 간격이 좁아지면서 발생할 문제점은 정말 동의하는 부분인데요, 이 외에 현재 디램 메모리 적층한 HBM으로 핫한데 이전에는 왜 시스템반도체는 메모리처럼 3D 적층을 적용하기 어려웠는지 궁금합니다!
안녕하세요, 영상 잘 봐주셔서 너무나 감사드립니다. HBM은 디램의 종류나 공정 방법이 아니라 "디램과 시스템반도체를 연결하는 방법"의 하나입니다. 아마도 질문자님의 질문의도는 "시스템반도체에서는 TSV를 통해 3차원 스택을 구성하여 인터커넥트 길이를 줄이는 것이 왜 어려운가?" 인 것 같네요 ! 일단 제 생각엔 두가지 큰 문제점이 있는데요.. (1) 시스템반도체 floorplan은 dram 처럼 규칙적이지 않습니다. 디램의 경우 똑같은 칩을 쌓아올려 서로 비슷한 위치를 연결하면 되는데.. 시스템반도체에서는 이렇게 규칙적 모양으로 칩을 분할하는것이 어렵습니다. (2) 발열 문제가 있습니다. 아무래도 3차원으로 쌓아두면 발열 해소가 쉽지 않은데.. 디램보다 전력소비가 훨씬 많은 ap에서는 발열 해결이 어렵지 않을까 싶습니다.
안녕하세요 영상 감사합니다. 보통 FET 공정에 대한 설명을 보면 Source Drain이 반도체 Wafer에 이온 주입으로 만들어진다고 나옵니다. NPN 구조라 했을 때 NPN구조의 경계가 딱 나뉘지 않아 물리적 경계가 없을 듯 합니다. 경계가 없이 만들어진다면 이로인한 수율상 문제점 혹은 성능상 문제점이 있을까요?
안녕하세요, 우선 구독해 주심에 감사드립니다 말씀하신 바와 같이 이온주입시 주입 이온이 횡방향으로 확산하는 문제점이 있으며, lateral diffusion 이라고 합니다. 이게 심해지면 소스 드레인이 붙어 버리게 됩니다. npn 구조를 사용하는 nmos 보다는 pnp 구조를 사용하는 pmos에서 그 현상이 두드러지는데, 이온으로 사용하는 boron(붕소)이 확산하는 정도가 더 심해서 그렇습니다. 뭐 해결은.. 확산 되더라도 채널 부분은 유지하도록 최대한 억제하는 방법인데, 임플란트 에너지를 낮추고 임플란트 후에 최대한 고온공정을 지양하는것이 방법입니다.
![[개념 잡기] MOSFET, FinFET, GAA 비교 (feat. 반도체 취업/반도체 강의)](http://i.ytimg.com/vi/liJVL8k5BWc/mqdefault.jpg)
![파운드리 절대강자 TSMC, 삼성이 따라잡을 수 있을까? 삼성전자와 TSMC 모두 경험해본 현 구글러의 생각! [KBS시사 PICK]](http://i.ytimg.com/vi/MOk6daiRMLA/mqdefault.jpg)
FinFET 도입시점 설명에 오류가 있는 것 같습니다. 22nm까지 TSMC, 삼성은 HKMG planar를 썼고 인텔이 이때부터 FinFET을 썼습니다. 이후 sub 20nm로 진입하면서 TSMC는 16nm, 삼성은 14nm (숫자의 크기 차이는 이미 의미가 없지만 공식 명칭 표기이니 무시할 수는 없겠죠), 그리고 인텔도 14nm로 갔던 것으로 기억합니다.
항상 참고하면서 공부하고 있습니다 감사합니다..!!!
더 좋은 영상으로 보답하겠습니다. 감사합니다 !
좋은 영상 덕분에 취준에 도움이 됩니다ㅎㅎ 구독 눌렀습니다!!
이해가 잘가네요 정말 감사합니다 저같은 일반인도 알아듣기 쉽게 잘 설명해주셔서 감사합니다
핀펫이 사실 3면이 아니고 2면의 게이트라거나 cfet의 구조 설명 등등 너무 많이 알아가네요
영상하고는 관계가 없는 내용이지만 제가 얼마전에 읽은 기사에서 궁금한 점이 생겨서 염치 없지만 질문드립니다
기사인용 (VDD 스케일링은 0.7~0.8 전압 범위 근처의 포화점에 도달했습니다. 즉, 더 이상 전압 감소로 인한 추가적인 이점을 얻을 수 없으며 기타 누설 수준도 상대적으로 변하지 않은 상태로 유지됩니다. SRAM의 밀도를 계속 높이고 칩에 더 많은 트랜지스터를 추가하기 위해 새로운 기술로 계속 마이그레이션한다면 칩 작동을 위해 더 많은 전력이 필요합니다) 인용 끝
이 말은 기술발전의 한계로 로직반도체의 소비전럭을 낮출수 없다는 말로 들리는데 그럼 예를 들어 1.4nm공정에서 1nm 공정으로 발전을 하여도 면적의 감소 말고 이점이 없어진다는 말인가요?
안녕하세요! 파운드리 관련해서 공부할때 많이 참고해서 공부하고 있습니다!
궁금한 게 있는데 혹시 아신다면 왜 gaa 공정이나 mbcfet에서 채널을 3개를 쓰는지랑 4개나 2개를 쓰면 안되는지 궁금합니다.
추가적으로 3개의 채널이 하나의 1 0 로 동작하는게 아니라 3개의 채널이니까 이걸 이용해서 논리 회로를 구성한다면 1 1/2 0 으로 동작하는 트랜지스터도 만들 수 있는건가요?
영상 감사합니다!!
혹시 FinFET의 단점 중 하나가 ESD(정전기에 의한 충격)에 약하다고 들었는데 그 이유를 알 수 있을까요?
감사합니다
영상 잘 봤습니다! 보던 중 궁금한 내용이 있어 댓글을 남겨봅니다.
FinFET 구조를 설명하시면서 Corner effect를 억제하기 위해 Fin의 상부에 Hard mask를 증착한다는 내용을 말씀해주셨는데요. GAA 구조의 Nanosheet 또한 원형의 구조가 아니기에 Corner effect가 나타나지 않을까 하는 생각이 듭니다. 동일한 원리로 유사한 Side effect가 발생할 것 같은데 이러한 경우에 연구된 개선 방향 같은 게 있는지 여쭤봅니다 :)
영상 잘 봐주셔서 감사합니다 ㅎㅎ
corner effect 는 코너 부분의 곡률이 클수록 심하게 나타납니다. FinFET 의 경우에도, 직사각형 모양의 핀에서 보다 심하며, tapered fin 모양에다 윗부분을 둥글게 한다면 많이 완화할 수 있습니다.
마찬가지로, nanosheet 에서도 sheet가 네모반듯하다면 코너 이펙트가 나타나겠지만, sheet 의 두께가 매우 얇은 관계로 예쁜 네모난 sheet 가 잘 나오지 않습니다. (sem 사진을 보면 가장자리가 대부분 둥글게 되어있습니다)
또한, 패터닝 기술의 발달로 gaa 공정이 처음 시도되었을 당시와 비교하여 훨씬 원에 가까운 nanowire 비슷한 공정도 가능하게 되엇고요!!
설명이 길었는데.. gaa 에서도 해당 문제가 나타날 수는 있으나, 여러 기술의 발달로 초창기 핀펫보다 심각하게 다뤄지지 않다는 것이 요지입니다
안녕하세요.! 영상 잘 봤습니다. 반도체에 대해서 거의 모르는 상태인데 FLASH 메모리의 경우 MOSFET에서 floating gate를 사용해 문턱전압의 변화로 메모리를 저장하는 걸로 알고 있는데 여기 영상에서 mosfet 이 진화함에따라 진화된 mosfet에 floating gate 를 추가해 진화된 flash memory 를 만든다고 이해해도 될까요? 그리고 vnand flash 가 시작된 형태는 어떤 mosfet 형태인지 궁금합니다. 항상 좋은 영상 감사합니다.!
안녕하세요 칩쟁이님! 항상 영상 잘 챙겨보고 있습니다! 파운드리쪽으로 취업을 희망하고 있어서 다음 영상이 정말 기대되는 영상인 것 같습니다ㅎㅎ 영상을 보다가 궁금한 점이 있어서 질문드립니다! nFET과 pFET 간격이 좁아지면서 발생할 문제점은 정말 동의하는 부분인데요, 이 외에
현재 디램 메모리 적층한 HBM으로 핫한데 이전에는 왜 시스템반도체는 메모리처럼 3D 적층을 적용하기 어려웠는지 궁금합니다!
안녕하세요, 영상 잘 봐주셔서 너무나 감사드립니다.
HBM은 디램의 종류나 공정 방법이 아니라 "디램과 시스템반도체를 연결하는 방법"의 하나입니다. 아마도 질문자님의 질문의도는 "시스템반도체에서는 TSV를 통해 3차원 스택을 구성하여 인터커넥트 길이를 줄이는 것이 왜 어려운가?" 인 것 같네요 !
일단 제 생각엔 두가지 큰 문제점이 있는데요..
(1) 시스템반도체 floorplan은 dram 처럼 규칙적이지 않습니다. 디램의 경우 똑같은 칩을 쌓아올려 서로 비슷한 위치를 연결하면 되는데.. 시스템반도체에서는 이렇게 규칙적 모양으로 칩을 분할하는것이 어렵습니다.
(2) 발열 문제가 있습니다. 아무래도 3차원으로 쌓아두면 발열 해소가 쉽지 않은데.. 디램보다 전력소비가 훨씬 많은 ap에서는 발열 해결이 어렵지 않을까 싶습니다.
@@KoreanChipmaker디램은 로직 위에 적층이 가능할까요? 여러 이유로 SRAM보다 발열이 심하다고 알고 있는데 실제 적용 가능성은 어떻게 생각하시는지 궁금합니다
칩쟁이님 잘생겼어요~~
어어ㅓㅓㅓ.. 감사합니다
안녕하세요 영상 감사합니다. 보통 FET 공정에 대한 설명을 보면 Source Drain이 반도체 Wafer에 이온 주입으로 만들어진다고 나옵니다. NPN 구조라 했을 때 NPN구조의 경계가 딱 나뉘지 않아 물리적 경계가 없을 듯 합니다. 경계가 없이 만들어진다면 이로인한 수율상 문제점 혹은 성능상 문제점이 있을까요?
안녕하세요, 우선 구독해 주심에 감사드립니다
말씀하신 바와 같이 이온주입시 주입 이온이 횡방향으로 확산하는 문제점이 있으며, lateral diffusion 이라고 합니다. 이게 심해지면 소스 드레인이 붙어 버리게 됩니다.
npn 구조를 사용하는 nmos 보다는 pnp 구조를 사용하는 pmos에서 그 현상이 두드러지는데, 이온으로 사용하는 boron(붕소)이 확산하는 정도가 더 심해서 그렇습니다.
뭐 해결은.. 확산 되더라도 채널 부분은 유지하도록 최대한 억제하는 방법인데, 임플란트 에너지를 낮추고 임플란트 후에 최대한 고온공정을 지양하는것이 방법입니다.
u should probably do the video with english