Hola profesora muchas gracias por la explicación. Creo que si entiendo la logica lo que se me complica es la sintaxis tendra algun curso de VHDL aqui en youtube para poder seguir aprendiendo. Muchas gracias saludos desde México 🙌❤
saludos cordiales excelente video. estoy trabajando con process en vhdl en una basys3, quiza usted puede ayudarme con una duda, hasta donde se el codigo dentro del process es secuencial, y que todo el codigo dentro se ejecuta cada ves que cambia la señal en la lista sensible, entonces cuanto codigo se puede poner dentro de un process, este codigo se ejecutta todo cada ciclo de reloj, como es esto posible.? que pasa si meto mucho codigo en el process como puede hacerlo todo cada ciclo de reloj? donde esta el limite?
Hola profesora muchas gracias por la explicación.
Creo que si entiendo la logica lo que se me complica es la sintaxis tendra algun curso de VHDL aqui en youtube para poder seguir aprendiendo.
Muchas gracias saludos desde México 🙌❤
En mis videos está una lógica de vhdl. Por práctica. Tabla de verdad o compuertas lógicas son las iniciales. Y dentro de mi canal están. Saludos
saludos cordiales excelente video. estoy trabajando con process en vhdl en una basys3, quiza usted puede ayudarme con una duda, hasta donde se el codigo dentro del process es secuencial, y que todo el codigo dentro se ejecuta cada ves que cambia la señal en la lista sensible, entonces cuanto codigo se puede poner dentro de un process, este codigo se ejecutta todo cada ciclo de reloj, como es esto posible.? que pasa si meto mucho codigo en el process como puede hacerlo todo cada ciclo de reloj? donde esta el limite?
Como se pueden unir dos salidas en case?
Ejemplo:
Case a y b is
when 0010 => ga
Creas un vector ab stdlogic_vector (1 downto0)