Sorce drain이 p type일때 gate metal이 p type 인 즉 같은 타입이어야 하는 이유가 오믹 컨택이라 하셨는데 틀린 설명입니다. 오믹이랑 상관없어요. 실제 vnand는 공정 비용을 아끼려고 다르게 쓰기도 합니다. 오믹 쇼트키는 메탈과 반도체 접합이구요. 소스 드레인에서 메탈라인 컨택시 생기는 문제입니다. 소스 드레인 게이트를 같은 타입으로 만드는거랑 상관없습니다. 그럼 게이트에 왜 소스 드레인과 같은 도핑을 쓰는이유는 만약 nmos의경우 소스 드레인을 n type sub를 p type 로 씁니다. 채널을 만드려면 게이트에 plus를 걸어줘야죠. 그럼 게이트를 메탈과 비슷한 고농도로 주입한 p type ntype 두개를 쓸수 있습니다. ntype을 쓰면 p sub와 에너지 밴드 차이 때문에 밴드가 얼라인되서 밴드 벤딩이 이미되어 inversion하기가 더 쉽습니다. 즉 vt가 작아지구요 만약 ptype gate에 ptype sub를 쓰면 vt가 훨씬 높아지죠
부연설명 감사드립니다. 하지만 게이트의 컨택타입도 고려해야되는 사항 중 하나입니다. 영상중에서 제가 밴드 오프셋에 대하여 다루지 않았는데(내용이 어려워질것같아 뺏습니다) 밴드오프셋을 고려야해야해서 웍펑션을 맞춰주는것도 원인인 것으로 배웠습니다. 사실 제가 전문가가 아니다보니 틀린 내용도 있을 갓 같습니다. 알려주신 부분은 다시 공부해볼게요 : )
좋은 설명입니다. 예를 들어 p-well과 n-well이 모두 1e15 cm-3 으로 도핑되어 있다면, intrinsic 대비 1e5 배이므로 5×60 mV = 0.3 V 의 페르미 포텐셜을 갖게 되고, gate insulator에 걸리는 전압을 각각 0.1V 라고 가정하면, 동일한 gate 물질로는 nmos와 pmos의 Vt 차이가 2×0.4V = 0.8 V 가 되겠죠. 실제로는 short channel effect 억제 등을 위해서 well 도핑농도가 더 높고 Vt 차이는 더 커지죠. 이래서는 저전압 동작이 어렵기 때문에 nmos와 pmos의 게이트로는 일함수가 다른 물질을 채택함으로써 nmos와 pmos의 Vt 차이를 줄이고 칩을 저전압으로 동작시키게 됩니다. poly-Si gate는 nmos의 경우에 n+로, pmos의 경우에는 p+로 도핑함으로써 쉽게 이 효과를 구현할 수 있습니다.
취준생들 합격후기가 많네요ㅋ 저는 직장인 주식 투자자입니다. 학부때 전자공학에서 반도체 냄새만 맡았구요..ㅋ 남알남님 덕분에 기업 사업보고서 읽을 때 용어들이 한눈에 쏙쏙들어오네요.ㅋㅋ 용돈벌이도 잘되네요ㅋ 항상 감사하게 생각하면서 영상보고 있습니다~ 바쁘시겠지만 앞으로도 좋은 영상 많이 올려주세요~~
남알남님 덕분에 삼성 팡드 취업했습니다!!! 진짜 공정 자신도 없고 공부 하나도 안되어 있었는데 밤새가면서 남알남님 영상보면서 기초 다지고 면접 준비했습니다. 덕분에 첫 지원, 첫 면접인데도 최종합격이라는 쾌거를 얻은 것 같습니다!🥳 정말 감사합니다! 앞으로도 좋은 영상 많이 부탁드려요!!😊👍
좋은 내용 감사합니다 MOSFET 발전사가 Idsat을 기준으로 정말 잘 정리되어있네요 마지막에 MBCFET쪽만 한번 찾아봤는데 공정복잡도가 줄어드는 이유도 Idsat 으로 설명할 수 있을거같아요 Nanowire GAAFET의 경우 나노와이어 한개로만 FET을 만들 경우 effective W가 FinFET 보다 줄어들어서 Idsat이 많이 떨어지는 문제가 있는데 이걸 그림에 그리신 것처럼 스태킹을 통해 해결하는것 같아요. 그래서 충분한 Idsat을 얻을려면 채널스태킹을 많이 해야하는데 이러면 공정 복잡도가 올라가니 Nanowire를 Nanosheet로 변경하면 더 적은 스태킹을 해도 충분한 Idsat을 얻을 수 있는게 골자 같습니다. 게이트컨트롤러빌리티는 Nanowire일때보다 조금 희생되겠지만요. 결국엔 가로로 뉘어서 적층시킨 핀펫이라고 해도 뭐 다를건 없겠네요. 여담으루 Nanosheet를 사용하는 개념은 예전부터 나와있었고 삼성이 기술홍보를 할려고 MBCFET이라는 네이밍을 한게 아닐까 싶네요 ㅎㅎ
DRAM과 NAND에는 FinFET을 사용하지 않습니다. DRAM은 Ioff가 낮아야 저장된 전하량을 유지할 수 있기 때문에 L을 10nm 이하로 낮추기 어렵습니다. 그래서 1x, 1y, 1z 이런 식으로 L이 조금씩 작아지는 것을 표현합니다. 그리고 위에서 보면 L이 14 nm 라도 실제로는 채널이 아래로 둥글게 내려갔다가 올라오는 (사거리 지하차도처럼) 구조로 채널길이가 길어지는 효과를 사용하기도 합니다. NAND는 요즘 수직형으로 만들어서 기본적으로 SOI MOSFET처럼 floating body구조인데, 멀티게이트는 아닙니다.
안녕하세요. 바쁜직장인 Jeremy 입니다. 로직에서는 Fin FET을 사용하고 있고 차세대 소자구조로 GAA 형태가 나오고 있습니다. 질문하신 메모리의 경우, FinFET은 사용하지 않고 DRAM에서는 Gate를 안쪽으로 파뭍은 BG(Buried Gate) 형태를 쓰고 있고, NAND는 VNAND(혹은 3D NAND로 불림)의 형태고 적층되고 있는 상황입니다. 마카로니 구조라고 불리는 원통형으로 만들어 지고 있습니다. 참고로 Plannar type MOS FET들로 구성된 회로의 경우는 Gate oxide들이 모두 분리되어 있었지만, VNAND의 경우는 적층 형태로 만들고 구멍을 뚫고 그 안쪽을 채우다 보니 모든 Cell들의 Oxide 층이 연결되어 있어 Trap된 Electron 들이 옆쪽(구조상 위/아래) cell로 이동하는 신뢰성 관련 문제도 있습니다.
@@이지훈-n9i FinFET을 사용해서 Ioff 가 증가하는 것은 아닙니다. DRAM의 Tr.은 Ioff를 낮게 유지해야 하므로 실제 채널길이가 20nm 정도로 길고, 따라서 굳이 FinFET을 사용하지 않아도 된다라는 의미입니다. 제조사마다 다르지만 삼성은 14 nm 부터 logic IC의 Tr.의 subthreshold Ioff 증가 억제(DIBL 억제)를 위해서 FinFET을 사용해오고 있는데, 20 nm 대 공정에서는 DRAM처럼 planar MOSFET이었습니다.
안녕하세요 남알남님 8대 공정 영상을 보았는데 쉽게 설명해주신 덕분에 잘 이해한 것 같습니다. 궁금한 점이 있는데 저는 현재 3학년이고 반도체가 재밌어서 취업으로 반도체 분야 어디든 가도 좋을 만큼 가능성을 열어두고 있습니다. 요즘 뉴로모픽 반도체에 관심이 있어서 이와 관련하여 학부연구생을 하려는 중인데 만일 삼성전자 공정 직무나 하이닉스 양산 기술직에 들어감에 있어서도 뉴로모픽 반도체 학부 연구생을 한 것이 큰 도움이 될 것이라고 보시는가요?
안녕하세요 잘 봤습니다. Idsat을 향상 시키는 두번째 방법이 High-k 물질을 사용하는 방법이라고 하셨는데, 결국 High-k 물질의 k값은, 늘어난 tox 두께와 상쇄되어 Idsat에 미치는 영향은 그대로 아닌가요? High-k 물질을 사용하는 것이 Idsat 향상을 위해서가 아니라 tox를 두껍게 해주어 Gate current leakage를 방지해주기 위함이 아닌가 해서 여쭤봅니다.
@@namrnam5413 아 잘 이해하고 있어서 다행이네요 ㅎㅎ 하지만 제 질문은 high k 물질의 사용은 결국 직접적인 Idsat의 향상과는 관계가 없지 않나 여쭤보고 싶습니다! L의 감소로 idsat이 증가하고 short channel로 인한 current leakage를 high k 물질이 방지해주니 결국 idsat의 향상이라고 보는게 맞을까요?
금속이 N,P MOS마다 각각 gate를 다르게 금속을 증착해야함에도 불구하고 왜 MGHK를 쓰는지 궁금합니다. High-K물질을 쓰는 이유는 알겠는데 금속은 왜 쓰는지 모르겠어요 Si의 경우 body effect가 많아져서 그런건가요? body effect가 무엇인지 궁금합니다
1. Si를 사용하는 경우 게이트쪽으로 바디이펙트 비스무리한 현상이 나타난다고도 함(depletion 이나 accumulation 이 gate 쪽으로도 나타나는 현상) 2. high-k 에서 사용하는 HfOx의 경우 계면효과 ( 산소 vacancy의 이동 등) 이 Si 보다 금속이 더 좋기 때문
poly-Si 게이트는 아무리 도핑을 해도 gate에 Von 전압을 가하면 gate insulator 가까운 쪽으로 공핍영역이 형성돼서 EOT가 커지는 효과가 나타납니다. 즉, Cox가 작아져서 Ion이 낮아지죠. MG를 사용하면 이런 문제를 방지할 수 있습니다. 한 가지 더, hi-k gate insulator를 사용하면 poly-Si gate와의 interface 특성이 좋지 않은데, 금속은 상대적으로 좋은 편이라 트랜지스터 특성 향상에 유리합니다.
안녕하세요. 궁금한 점이 있어서 댓글 남깁니다. 다름이 아니라, MOSFET에서 FINFET 소자로 바뀌어야 하는 이유가 반도체 스위칭 동작을 더욱 빠르게, 그리고 전력 소모를 줄이기 위해서라는 것을 배웠습니다. 스위칭 동작을 빠르고 전력 소모(P=VI)를 줄이기 위해선 MOSFET 대비 Vth를 작게, SS(Sub Swing)을 작게, Idsat 값이 작아져야 하는데 크리에이터 분께선 기존의 Idsat 공식을 이용해서 W(면적)를 올려 전류 값을 증가시킨다고 하셨는데요. Idsat 값을 증가시키면 전력 소모가 늘어나는 것 아닌가요???? 이 점이 궁금해서 댓글 남깁니다! 그리고 Nanoscale FINFET 전류 공식이랑 MOSFET 전류 공식은 다른 것으로 알고 있는데 이 부분에 대해서도 설명 부탁드릴게요!
제가 미처 설명하지 못한 거의 모든것을 설명해주신것 같습니다. 1. Id sat을 높이려 하는건, 소자가 작아져 디텍팅 하기 어려운 수준으로 전류가 감소하는것을 최대한 방지하고자 하기때문입니다. 크기가 2배였던 소자보다 전류량이 2분의1 로 줄어버리면 디텍팅이 어려워 그보다는 높게 하려고 노력합니다. 그때문에 에너지밀도는 점점 높아지고 있어서 열처리분야도 핫합니다. 2. 나노스케일 디바이스들은 설명하신대로 공식이 좀 다릅니다 ㅡ 만 파라미터들은 많이 비슷합니다. 말씀하신대로 숏 채널 디바이스로서 식을 다르게 쓰는게 맞지만, 재료적인 관점에서 설명하다보니 그렇세 됐습니다. 언제나 전자과적인 실력을 키우려 노력합니다. 댓글 감사드립니다 : )
Performance 를 좋게하려면 idsat이 커야 좋지만 전력소모가 늘어나는건 dynamic power loss의 경우에만 해당합니다 static 즉 대기 상태에서 loss를 줄여야하는데 이는 ss를 개선 시키 거나 다른 leakage를 줄여야죠 물론 설계적으로 줄일수 있습니다 cmos공정을 쓰는 이유가 이 leakage를 줄이려고 하는거죠
안녕하세요, 바쁜직장인 Jeremy 입니다. 질문하신 MOS FET에서 Fin FET으로 바뀌어야 하는 가장 큰 이유는 SCE(Short Channel Effect) Control 때문입니다. 집적도를 높이기 위해 계속된 스케일링으로 SCE의 영향이 커져 그것을 해결하려 소자의 구조를 바꾼 것입니다. 현재 Fin FET 이후 논의되는 GAA(Gate All Around) 구조도 있습니다. 또한 질문하신 Power 관련해서, 이상적인 CMOS 회로의 경우 Pull up network와 Pull down network가 상보적으로 동작하므로 VDD에서 GND(VSS)로 Current path가 형성되지 않습니다. 다만 실제로 기존 Plannar type이 아닌 Fin FET으로 chip을 만들더라도 설계와 공정을 통해 current 등의 값은 원하는 수치를 얻을 수 있습니다. 마지막으로 Nanoscale에서의 FinFET의 전류 공식들은 큰 그림을 이해하는 정도로 활용하시면 좋을 것 같습니다. (실제론 많이 다릅니다.)
@@namrnam5413 감사합니다! 유투브 알람이 안 떠서 답글 달아주신 걸 모르고 있었네요 ㅜㅜ 어 그런데 그동안 제가 이부분 나름대로 알아보려고 찾아본 결과 그 Id,sat 식에 커패시턴스가 들어가있는 식을 찾았습니다. 적어주신 식을 보니 그 식과 매우 유사한데 mu C W/2L (전압) 이런 꼴이던데 이러면 C에 A가 있어서 A가 있어야 맞는 거 아닌가요...? 헷갈리네요 ㅜㅜ
Sorce drain이 p type일때 gate metal이 p type 인 즉 같은 타입이어야 하는 이유가 오믹 컨택이라 하셨는데 틀린 설명입니다. 오믹이랑 상관없어요. 실제 vnand는 공정 비용을 아끼려고 다르게 쓰기도 합니다. 오믹 쇼트키는 메탈과 반도체 접합이구요. 소스 드레인에서 메탈라인 컨택시 생기는 문제입니다. 소스 드레인 게이트를 같은 타입으로 만드는거랑 상관없습니다. 그럼 게이트에 왜 소스 드레인과 같은 도핑을 쓰는이유는 만약 nmos의경우 소스 드레인을 n type sub를 p type 로 씁니다. 채널을 만드려면 게이트에 plus를 걸어줘야죠. 그럼 게이트를 메탈과 비슷한 고농도로 주입한 p type ntype 두개를 쓸수 있습니다. ntype을 쓰면 p sub와 에너지 밴드 차이 때문에 밴드가 얼라인되서 밴드 벤딩이 이미되어 inversion하기가 더 쉽습니다. 즉 vt가 작아지구요 만약 ptype gate에 ptype sub를 쓰면 vt가 훨씬 높아지죠
부연설명 감사드립니다. 하지만 게이트의 컨택타입도 고려해야되는 사항 중 하나입니다. 영상중에서 제가 밴드 오프셋에 대하여 다루지 않았는데(내용이 어려워질것같아 뺏습니다) 밴드오프셋을 고려야해야해서 웍펑션을 맞춰주는것도 원인인 것으로 배웠습니다.
사실 제가 전문가가 아니다보니 틀린 내용도 있을 갓 같습니다. 알려주신 부분은 다시 공부해볼게요 : )
이분 말씀대로 영상의 설명이 잘못되었다고 보는게 맞겠습니다. 오믹 쇼트키보다는 밴드오프셋을 크게 가져가 페르미피닝 효과를 긍정적인 방향으로 많이 이용하고자 함이 맞습니다. 페르미 피닝이나 밴드오프셋에 따른 특성 등은 차차 반도체소자 시리즈에 업로드할게요!
고정 해드렸습니다!
좋은 설명입니다. 예를 들어 p-well과 n-well이 모두 1e15 cm-3 으로 도핑되어 있다면, intrinsic 대비 1e5 배이므로 5×60 mV = 0.3 V 의 페르미 포텐셜을 갖게 되고, gate insulator에 걸리는 전압을 각각 0.1V 라고 가정하면, 동일한 gate 물질로는 nmos와 pmos의 Vt 차이가 2×0.4V = 0.8 V 가 되겠죠. 실제로는 short channel effect 억제 등을 위해서 well 도핑농도가 더 높고 Vt 차이는 더 커지죠. 이래서는 저전압 동작이 어렵기 때문에 nmos와 pmos의 게이트로는 일함수가 다른 물질을 채택함으로써 nmos와 pmos의 Vt 차이를 줄이고 칩을 저전압으로 동작시키게 됩니다. poly-Si gate는 nmos의 경우에 n+로, pmos의 경우에는 p+로 도핑함으로써 쉽게 이 효과를 구현할 수 있습니다.
방대한 내용을 끈기있게 정리해줘서 좋습니다.
취준생들 합격후기가 많네요ㅋ 저는 직장인 주식 투자자입니다. 학부때 전자공학에서 반도체 냄새만 맡았구요..ㅋ 남알남님 덕분에 기업 사업보고서 읽을 때 용어들이 한눈에 쏙쏙들어오네요.ㅋㅋ 용돈벌이도 잘되네요ㅋ 항상 감사하게 생각하면서 영상보고 있습니다~ 바쁘시겠지만 앞으로도 좋은 영상 많이 올려주세요~~
다시 올려주셨네요! 감사히 잘보겠습니다!!!
남알남님 덕분에 삼성 팡드 취업했습니다!!! 진짜 공정 자신도 없고 공부 하나도 안되어 있었는데 밤새가면서 남알남님 영상보면서 기초 다지고 면접 준비했습니다.
덕분에 첫 지원, 첫 면접인데도 최종합격이라는 쾌거를 얻은 것 같습니다!🥳
정말 감사합니다! 앞으로도 좋은 영상 많이 부탁드려요!!😊👍
감사합니다 정말...
38강까지 완강했습니다 선생님!!
와우 ㄷㄷㄷㄷ 빠르시네요
좋은 내용 감사합니다 MOSFET 발전사가 Idsat을 기준으로 정말 잘 정리되어있네요 마지막에 MBCFET쪽만 한번 찾아봤는데 공정복잡도가 줄어드는 이유도 Idsat 으로 설명할 수 있을거같아요 Nanowire GAAFET의 경우 나노와이어 한개로만 FET을 만들 경우 effective W가 FinFET 보다 줄어들어서 Idsat이 많이 떨어지는 문제가 있는데 이걸 그림에 그리신 것처럼 스태킹을 통해 해결하는것 같아요. 그래서 충분한 Idsat을 얻을려면 채널스태킹을 많이 해야하는데 이러면 공정 복잡도가 올라가니 Nanowire를 Nanosheet로 변경하면 더 적은 스태킹을 해도 충분한 Idsat을 얻을 수 있는게 골자 같습니다. 게이트컨트롤러빌리티는 Nanowire일때보다 조금 희생되겠지만요. 결국엔 가로로 뉘어서 적층시킨 핀펫이라고 해도 뭐 다를건 없겠네요. 여담으루 Nanosheet를 사용하는 개념은 예전부터 나와있었고 삼성이 기술홍보를 할려고 MBCFET이라는 네이밍을 한게 아닐까 싶네요 ㅎㅎ
추가적인 설명 감사드립니다 : )
강의 너무 잘 듣고 있습니다. 다만 올려주신 부분은 다 로직 반도체 구조 이야기인거죠?
그렇다면 메모리쪽 디램/낸드의 현재 MOSFET구조는 어떤가요??
핀펫을 사용할 것 같긴 한데, 정확히는 모르겠네요. 메모리나 플래시의 MOSFET이라고 로직이랑 크게 다르진 않습니다, 다만 로직에 사용되는 친구들에 비해 좀 저속으로 작동해도 괜찮게 하지 않을까 싶네요 : )
DRAM과 NAND에는 FinFET을 사용하지 않습니다. DRAM은 Ioff가 낮아야 저장된 전하량을 유지할 수 있기 때문에 L을 10nm 이하로 낮추기 어렵습니다. 그래서 1x, 1y, 1z 이런 식으로 L이 조금씩 작아지는 것을 표현합니다. 그리고 위에서 보면 L이 14 nm 라도 실제로는 채널이 아래로 둥글게 내려갔다가 올라오는 (사거리 지하차도처럼) 구조로 채널길이가 길어지는 효과를 사용하기도 합니다. NAND는 요즘 수직형으로 만들어서 기본적으로 SOI MOSFET처럼 floating body구조인데, 멀티게이트는 아닙니다.
안녕하세요. 바쁜직장인 Jeremy 입니다. 로직에서는 Fin FET을 사용하고 있고 차세대 소자구조로 GAA 형태가 나오고 있습니다. 질문하신 메모리의 경우, FinFET은 사용하지 않고 DRAM에서는 Gate를 안쪽으로 파뭍은 BG(Buried Gate) 형태를 쓰고 있고, NAND는 VNAND(혹은 3D NAND로 불림)의 형태고 적층되고 있는 상황입니다. 마카로니 구조라고 불리는 원통형으로 만들어 지고 있습니다. 참고로 Plannar type MOS FET들로 구성된 회로의 경우는 Gate oxide들이 모두 분리되어 있었지만, VNAND의 경우는 적층 형태로 만들고 구멍을 뚫고 그 안쪽을 채우다 보니 모든 Cell들의 Oxide 층이 연결되어 있어 Trap된 Electron 들이 옆쪽(구조상 위/아래) cell로 이동하는 신뢰성 관련 문제도 있습니다.
@@이지훈-n9i FinFET을 사용해서 Ioff 가 증가하는 것은 아닙니다. DRAM의 Tr.은 Ioff를 낮게 유지해야 하므로 실제 채널길이가 20nm 정도로 길고, 따라서 굳이 FinFET을 사용하지 않아도 된다라는 의미입니다. 제조사마다 다르지만 삼성은 14 nm 부터 logic IC의 Tr.의 subthreshold Ioff 증가 억제(DIBL 억제)를 위해서 FinFET을 사용해오고 있는데, 20 nm 대 공정에서는 DRAM처럼 planar MOSFET이었습니다.
초반에 전류가 1/n이 된다고 하셨는데 이 전류랑 Id sat이랑 다른가요? Id sat은 L이 작아지니 더 증가하는 거 아닌가요?
안녕하세요 남알남님 8대 공정 영상을 보았는데 쉽게 설명해주신 덕분에 잘 이해한 것 같습니다. 궁금한 점이 있는데 저는 현재 3학년이고 반도체가 재밌어서 취업으로 반도체 분야 어디든 가도 좋을 만큼 가능성을 열어두고 있습니다. 요즘 뉴로모픽 반도체에 관심이 있어서 이와 관련하여 학부연구생을 하려는 중인데 만일 삼성전자 공정 직무나 하이닉스 양산 기술직에 들어감에 있어서도 뉴로모픽 반도체 학부 연구생을 한 것이 큰 도움이 될 것이라고 보시는가요?
open.kakao.com/o/sqD9dLfb
궁금한게 있습니다! strain 부분에서 nmos는 이해가 가는데, 왜 pmos는 격자가 작아져야 모빌리티가 빨라지는지 모르겠습니다 ㅜㅜ
어... nmos의 캐리어가 전자이고 , 격자상수와 포텐셜의 관계랑 동일해요.
홀이 캐리어소 격자상수가 작아지면 +에대항 포텐셜이 작아지니까요
안녕하세요 잘 봤습니다.
Idsat을 향상 시키는 두번째 방법이 High-k 물질을 사용하는 방법이라고 하셨는데, 결국 High-k 물질의 k값은, 늘어난 tox 두께와 상쇄되어 Idsat에 미치는 영향은 그대로 아닌가요?
High-k 물질을 사용하는 것이 Idsat 향상을 위해서가 아니라 tox를 두껍게 해주어 Gate current leakage를 방지해주기 위함이 아닌가 해서 여쭤봅니다.
아주 정확하게 이해하고 계십니다!
크기가 작아짐에 따라 생기는 Id sat의 낮아짐을 어떻게든 일정하게 유지하려 해서 만들어진거죠.
인과관계를 정확히 이해하고 계십니다 : )
@@namrnam5413 아 잘 이해하고 있어서 다행이네요 ㅎㅎ
하지만 제 질문은 high k 물질의 사용은 결국 직접적인 Idsat의 향상과는 관계가 없지 않나 여쭤보고 싶습니다!
L의 감소로 idsat이 증가하고 short channel로 인한 current leakage를 high k 물질이 방지해주니 결국 idsat의 향상이라고 보는게 맞을까요?
9
흠... 그렇게 독립적으로 생각해본적이 없네요, 공정은 아주 많이 서로에게 영향을 주는거라서 단독적으로 생각하기보단 전반적 흐름을 보는게 좋을것 같아요. 후자 처럼요 ㅎㅎ
@@namrnam5413 감사합니다. 마지막으로 한가지만 여쭤볼게요. 위에 크기가 작아짐에 따라 Id sat이 낮아진다고 서술하셨는데, tox의 감소는 id sat의 증가로 이어지지 않나요?
제가 이해하고 있는게 틀린지 해서 여쭤봅니다!
금속이 N,P MOS마다 각각 gate를 다르게 금속을 증착해야함에도 불구하고 왜 MGHK를 쓰는지 궁금합니다. High-K물질을 쓰는 이유는 알겠는데 금속은 왜 쓰는지 모르겠어요 Si의 경우 body effect가 많아져서 그런건가요? body effect가 무엇인지 궁금합니다
1. Si를 사용하는 경우 게이트쪽으로 바디이펙트 비스무리한 현상이 나타난다고도 함(depletion 이나 accumulation 이 gate 쪽으로도 나타나는 현상)
2. high-k 에서 사용하는 HfOx의 경우 계면효과 ( 산소 vacancy의 이동 등) 이 Si 보다 금속이 더 좋기 때문
poly-Si 게이트는 아무리 도핑을 해도 gate에 Von 전압을 가하면 gate insulator 가까운 쪽으로 공핍영역이 형성돼서 EOT가 커지는 효과가 나타납니다. 즉, Cox가 작아져서 Ion이 낮아지죠. MG를 사용하면 이런 문제를 방지할 수 있습니다. 한 가지 더, hi-k gate insulator를 사용하면 poly-Si gate와의 interface 특성이 좋지 않은데, 금속은 상대적으로 좋은 편이라 트랜지스터 특성 향상에 유리합니다.
안녕하세요. 궁금한 점이 있어서 댓글 남깁니다. 다름이 아니라, MOSFET에서 FINFET 소자로 바뀌어야 하는 이유가 반도체 스위칭 동작을 더욱 빠르게, 그리고 전력 소모를 줄이기 위해서라는 것을 배웠습니다. 스위칭 동작을 빠르고 전력 소모(P=VI)를 줄이기 위해선 MOSFET 대비 Vth를 작게, SS(Sub Swing)을 작게, Idsat 값이 작아져야 하는데 크리에이터 분께선 기존의 Idsat 공식을 이용해서 W(면적)를 올려 전류 값을 증가시킨다고 하셨는데요. Idsat 값을 증가시키면 전력 소모가 늘어나는 것 아닌가요???? 이 점이 궁금해서 댓글 남깁니다! 그리고 Nanoscale FINFET 전류 공식이랑 MOSFET 전류 공식은 다른 것으로 알고 있는데 이 부분에 대해서도 설명 부탁드릴게요!
제가 미처 설명하지 못한 거의 모든것을 설명해주신것 같습니다.
1. Id sat을 높이려 하는건, 소자가 작아져 디텍팅 하기 어려운 수준으로 전류가 감소하는것을 최대한 방지하고자 하기때문입니다. 크기가 2배였던 소자보다 전류량이 2분의1 로 줄어버리면 디텍팅이 어려워 그보다는 높게 하려고 노력합니다. 그때문에 에너지밀도는 점점 높아지고 있어서 열처리분야도 핫합니다.
2. 나노스케일 디바이스들은 설명하신대로 공식이 좀 다릅니다 ㅡ 만 파라미터들은 많이 비슷합니다. 말씀하신대로 숏 채널 디바이스로서 식을 다르게 쓰는게 맞지만, 재료적인 관점에서 설명하다보니 그렇세 됐습니다. 언제나 전자과적인 실력을 키우려 노력합니다. 댓글 감사드립니다 : )
Performance 를 좋게하려면 idsat이 커야 좋지만 전력소모가 늘어나는건 dynamic power loss의 경우에만 해당합니다 static 즉 대기 상태에서 loss를 줄여야하는데 이는 ss를 개선 시키 거나 다른 leakage를 줄여야죠 물론 설계적으로 줄일수 있습니다 cmos공정을 쓰는 이유가 이 leakage를 줄이려고 하는거죠
FinFET을 사용하는 가장 큰 이유는 DIBL을 억제해서 Vgs = 0V 인 상태의 Id를 줄이는 것이죠. L이 줄고 동작전압이 낮아지면서 칩의 dynamic power 대비 static power가 증가하는 추세라서 off 상태의 Id를 줄이는 것이 중요해졌거든요.
안녕하세요, 바쁜직장인 Jeremy 입니다. 질문하신 MOS FET에서 Fin FET으로 바뀌어야 하는 가장 큰 이유는 SCE(Short Channel Effect) Control 때문입니다. 집적도를 높이기 위해 계속된 스케일링으로 SCE의 영향이 커져 그것을 해결하려 소자의 구조를 바꾼 것입니다. 현재 Fin FET 이후 논의되는 GAA(Gate All Around) 구조도 있습니다. 또한 질문하신 Power 관련해서, 이상적인 CMOS 회로의 경우 Pull up network와 Pull down network가 상보적으로 동작하므로 VDD에서 GND(VSS)로 Current path가 형성되지 않습니다. 다만 실제로 기존 Plannar type이 아닌 Fin FET으로 chip을 만들더라도 설계와 공정을 통해 current 등의 값은 원하는 수치를 얻을 수 있습니다. 마지막으로 Nanoscale에서의 FinFET의 전류 공식들은 큰 그림을 이해하는 정도로 활용하시면 좋을 것 같습니다. (실제론 많이 다릅니다.)
반도체공정에서 얘기하는 소위 ~나노 미터라고 하는것은, 회로 선폭의 길이라고 들었는데 이건 MASK로 빛을 쫘서 만들 수 있는 회로의 실제 선폭이 nm까지 형성할 수 있다는것을 의미하는게 맞나요?
음.. 그렇기엔 빛이 파장이 193nm로 크죠. 그래서 멀티패터닝 같은 기술을 이용해요.
7nm부터는 EUV를 쓰기도 하구요 : )
th-cam.com/video/W-QFZyDwS3s/w-d-xo.html&ab_channel=%EB%82%A8%EC%95%8C%EB%82%A8NamRNam
추가 영상을 제작했었습니다.
Uni-Axial strain Silicon Transistor가 Strained Si 얘기를 하는게 맞나요?
네 맞습니다 : )
현 10nm 이하 로직 공정에서 high-k oxide가 사용되나요? 아님 si oxide 인가요?
High-k HfO2와 SiO2 동시에 쓰는걸로 알고 있슴당
Idsat 을 높이면 어떤 성능이 좋아지나요?
사실 idsat을 높히려 한다기보다, 우리가 측정 가능한 수준의 idsat을 맞추면서 소자를 작게하려다보니 Idsat을 어느정도 선은 맞춰줘야 한다 이렇게 된겁니다. Idsat을 높히면, 소자를 작게 만들수 있게되죠!
Idsat의 크기는 소자의 동작속도와 직결되는걸로 알고있습니다!
Id,sat 식에서 A가 있지 않았었나요? 지금 헷갈려서 찾아보니 있게 쓰실 때도 있고, 없게 쓰실 때도 있는 거 같은데 뭐가 맞는 건가요?
수정하였습니다. 없는게 맞습니다..ㅠ
@@namrnam5413 감사합니다! 유투브 알람이 안 떠서 답글 달아주신 걸 모르고 있었네요 ㅜㅜ
어 그런데 그동안 제가 이부분 나름대로 알아보려고 찾아본 결과
그 Id,sat 식에 커패시턴스가 들어가있는 식을 찾았습니다. 적어주신 식을 보니 그 식과 매우 유사한데
mu C W/2L (전압) 이런 꼴이던데
이러면 C에 A가 있어서 A가 있어야 맞는 거 아닌가요...? 헷갈리네요 ㅜㅜ
단위면적당 얼마나 많은 전하로 인하여 에너지밴다가 휘는가 가 중요하므로 면적식은 없습니다. 저도 그것으로 착각하여 잘못 설명드린적이 있습니다. : )
@@namrnam5413 아 넵 감사합니다!!
Id sat이 혹시 채널에서 전자가 이동하는 속도인가요??
아니오, 채널이 형성되었을 때 전류량입니다.
Idsat할 때 Id는 전류밀도 인가요? 전류인가요?
I는 전류입니다. J 가 전류 밀도이죠! 추가로 설명드리자면, I=qnvA 이고 이를 면적을 나눠주면 J=qnv가 됩니다. 단위 면적당 전류값을 전류밀도라고 합니다~!
시스템반도체에서는 3나노 등등 초미세공정을 수행하는 반면, 왜 메모리반도체에는 시스템반도체만큼의 미세공정을 수행하지 않는거에요??
메모리셀을 그정도로 작게 만드는게 쉽지 않은점, 시스템반도체에서 작게 만들어야 빨라지는데 메모리셀에서 그정도 속도가 안나오는점 등이 있겠군요.
실제로 3나노는 아닙니다 꼭 알아두셔요 ㅎㅎ
@@namrnam5413 오... 감사합니다. 추가로 미세공정이 진행되면서 GAA, MBCFET 등등을 쓰던데 메모리반도체에선 어떤 형태의 트랜지스터를 쓰나요?
Burried gate 아니면 플래너 게이트 쓸겁니다 아마도
@@namrnam5413 FINFET 관련하여 하나 더 질문이 잇습니다! HKMG MOSFET을 만들면 n,pMOS metal gate를 다르게 해야하는것 처럼 FINFET의 게이트도 각각 다른 물질로 써야하나요?
short channel effect 정리해서 다시 올려주실수 있나요??
반도체소자 시리즈에 올라갈거에요 , 하지만 좀 시간이 걸릴것 같습니다 ㅠ