VHDL Lecture 18 Lab 6 - Fulladder using Half Adder

แชร์
ฝัง
  • เผยแพร่เมื่อ 28 ส.ค. 2024

ความคิดเห็น • 3

  • @shubhamupadhyay5596
    @shubhamupadhyay5596 7 ปีที่แล้ว

    very helpful

  • @awaisumar5125
    @awaisumar5125 7 ปีที่แล้ว

    please correct one line...at 16:42 we will map A=>sum1
    not A=>C

    • @EDUVANCE
      @EDUVANCE  7 ปีที่แล้ว +4

      The line is correct. You can also assign A, the third input of full adder.
      i.e. A => C
      B => sum1
      In this case vice-versa can be also done. i.e. A => sum1 and B => C