An introduction to FD-SOI

แชร์
ฝัง
  • เผยแพร่เมื่อ 25 ธ.ค. 2024

ความคิดเห็น • 27

  • @vadakkodan
    @vadakkodan 7 ปีที่แล้ว +5

    Excellently explained! Made clarity on body biasing technique and current VLSI industry needs. Thanks for the Video ST Electronics!

  • @souvicksaha1753
    @souvicksaha1753 8 ปีที่แล้ว +4

    Excellent illustration and explaining.

  • @sunilht1990
    @sunilht1990 8 ปีที่แล้ว +3

    With less effort I come to understand a Very good concept

  • @muniswamy100
    @muniswamy100 4 ปีที่แล้ว +1

    Thanks indeed for a wonderful illustration. Saved tons of reading effort.

  • @7th_dwarf542
    @7th_dwarf542 10 ปีที่แล้ว +4

    Well done STM. It would be interesting to see how this implementation of the process compares to the tri-gate of the same technology node.

  • @Torchl146
    @Torchl146 2 ปีที่แล้ว

    Thx STM for this great video really intresting and very well explained for someone completly new to this technology

  • @olympuspamir5729
    @olympuspamir5729 11 ปีที่แล้ว +2

    Thanks for this video. It helped me a lot to understand the FD-SOI.
    Thanks!

  • @centuriomacro9787
    @centuriomacro9787 ปีที่แล้ว

    Thx, the visualization is very insightful.

  • @SethavutDuangchan
    @SethavutDuangchan 9 ปีที่แล้ว +3

    thank you for easy explanation that it's very good video.

  • @sunilht1990
    @sunilht1990 8 ปีที่แล้ว +6

    But how the power dessipation can be reduced with different body and gate voltage? Can anybody Explain please :)

    • @prjthkmr
      @prjthkmr 7 ปีที่แล้ว +6

      I think they are talking about increasing the Vth for devices by body biasing so that the subthreshold leakage can be reduced.

    • @anilkumarpattapu7984
      @anilkumarpattapu7984 4 ปีที่แล้ว

      @@prjthkmr I think subtheshold current will not happen due to insulator below the channel that makes fully depleted... correct me I iam wrong

  • @alexvour450
    @alexvour450 9 ปีที่แล้ว +1

    one think i didn't understand in the video: how is the lithography reduced when using fd-soi? by what means? it appears as if you switch to fd-soi and automatically the lithography is reduced.

  • @rockon1781
    @rockon1781 9 ปีที่แล้ว +1

    very appreciating video..loved it..

  • @kartikR11
    @kartikR11 5 ปีที่แล้ว

    Going to help in my university exam. Thanks

  • @jizanthapus176
    @jizanthapus176 3 ปีที่แล้ว

    Thanks a lot!

  • @ravi9diamond
    @ravi9diamond 12 ปีที่แล้ว

    Awesome Video & Ultimate technology.
    Explanation is really simple. :) :)

  • @Sky94567
    @Sky94567 4 ปีที่แล้ว

    very good video...

  • @JD-kf2ki
    @JD-kf2ki 3 ปีที่แล้ว

    Isn't this a Swiss-French semiconductor company?

  • @বাঙালিরস্বপ্নেরক্যানভাস

    I have one question, how to mitigate the latch-up problem in SOI structure devices?

  • @eduardorocha8460
    @eduardorocha8460 6 ปีที่แล้ว

    bão dmais , obg memo

  • @textex2010
    @textex2010 12 ปีที่แล้ว

    Greate vídeo

  • @sebastianelytron8450
    @sebastianelytron8450 7 ปีที่แล้ว +7

    Superb video, shits all over Intel's education vids

  • @gyzq
    @gyzq 2 ปีที่แล้ว +1

    10 years later, you still can not deliver 14nm FD-SOI👿

  • @frankgoh2865
    @frankgoh2865 4 ปีที่แล้ว

    видео полезнен

  • @MooreOdelette-r3z
    @MooreOdelette-r3z 3 หลายเดือนก่อน

    Toby Road

  • @jedipdx
    @jedipdx ปีที่แล้ว

    Google Pixel brought me here. 👽