교수님 항상 양질의 강의 감사드립니다 강의중 궁금한 점이 있는데 문턱 전압 이하 영역 그래프에서(SS 그래프) 게이트 전압도 결국 증가하다보면 drain current 값이 포화되는것처럼 보입니다 이 포화되는 영역도 문턱 전압 이하의 영역인지 아니면 문턱 전압 이후의 영역인지 궁금합니다. 또한 게이트 전압이 계속 증가하게 되면 n mosfet 기판의 소수캐리어인 전자들이 모두 모이게되어서 drain current가 포화되는 것인지 궁금합니다 타과생인데 교수님 강의 덕분에 반도체 분야에서 모르는 부분들을 많이 배웠습니다 정말 감사드립니다
질문의 의미가 파악이 안되는데, 1. Vt 이후에 포화되는 그래프가 아닙니다. log 스케일이기 때문에 그렇게 보이는 것 뿐입니다. 2. 드레인 전류가 포화되는 조건은 이미 앞의 강의에서 배웠습니다. 지금 이 그래프는 드레전압을 모르기 때문에 포화되는 시점은 알 수 없습니다. 3. inversion carrier가 어떻게 생성되는지는 mos capacitor에서 배웠으니 다시 복습해보길 바랍니다.
이 수식은 long channel MOSFET 을 가정해서 유도된 식입니다. 즉, 드레인 전압이 채널이나 depletion region 에 미치는 영향을 고려한 식이 아닙니다. 즉 Cdep 은 오직 게이트전압에 의해서만 결정되는 상황에 대한 식입니다. 질문한것처럼 드레인전압에 의해 short channel effect 가 발생하는 경우를, 이 수식을 통해 이해할 수는 없습니다. short channel MOSFET 에서 드레인전압이 커지면 SS 값은 증가하는 것이 맞습니다.
교수님 강의 내용이 도움이 많이 됩니다. 감사합니다. 강의 내용 중 궁금한 점이 있습니다. 1. sk하이닉스 뉴스룸을 보던 중, 누설전류의 종류로는 TR이 Off 모드임에도 불구하고 흐르는 Off Current Leakage와, On 모드일지라도 문턱전압 이하에서는 흐르면 안 되는 Subthreshold Current Leakage가 있다는 내용을 봤습니다. 강의 내용에서 말씀주신 off current는 위의 Off Current Leakage만을 이야기하는건가요? 아니면 Subthreshold Current Leakage까지 포함하는건가요? 2. TR의 on, off 상태를 구분하는 분기점이 문턱전압(strong inversion)인가요? 아니면 동작전압이 0V : off , 0V이상 : on 인가요? 3. c dep을 감소시켰을때 ss가 감소(전압에 따라 전류가 더 급격하게 증가)하는 이유를 정성적으로 이해하고 싶습니다. 혹시 Cdep이 기생커패시턴스 성분이므로 기생성분을 감소시켜서 전류가 더 급격히 증가되는건가요? 구체적인 정성적 이유가 궁금합니다.
1. 둘 다 입니다. 2. 디지털 회로에서는 어차피 0V 와 VDD 밖에 사용하지 않습니다. 따라서 off 상태는 VG=VD=0V 인 상태이고, on 상태는 VG=VD=VDD 인 상태입니다. 3. 수식 유도과정을 보면 알 수 있듯이, 게이트 전압이 surface potential 에 미치는 영향은 (dphi_s/dVG), Cox 와 Cdep 의 관계로 결정됩니다. 결국 게이트 전압은 Cox 를 통해 surface potential 에 영향을 주는데, 그 일부를 Cdep 이 뺏어간다고 생각하면 됩니다.
안녕하세요 교수님 RC딜레이현상을 낮추기 위해 Al을 Cu로, 산화막을 Low K 물질로 바꾼다는 내용을 본적이 있습니다. 교수님께서 강의에서 설명하신 RC딜레이 현상을 줄이기 위해서는 On current를 높여야한다는 말씀이 R과 C를 낮추어야 된다는 말과 같다고 생각하면 될까요?
질문에서 말한 RC delay 는, back end of line (BEOL)에서 발생하는 delay 를 줄이기 위한 방법입니다. 반면에 이 강의에서 설명하는 RC delay 는 트랜지스터 안에서 발생하는 (fron end of line (FEOL)) delay 입니다. 즉, delay 의 원인은 서로 다릅니다.
교수님 질문있습니다. N채널 MOSFET에서 기판의 농도가 증가함에 따라 Vth가 증가하는 것인지 궁금합니다 IGZO TFT의 경우 채널 내 전자농도가 증가함에 따라 Vth가 감소하는 경향이 있다고 들었는데 위의 MOSFET과 반대성질을 띠는 이유가 MOSFET은 기판의 농도가 증가함에 따라 채널이 좁아지고 TFT의 경우 채널 내의 캐리어가 많아져서 Vth가 감소하는것인지 궁금합니다
이미 앞에 MOS capacitor 에서 Vt 에 대한 식을 배웠습니다. 기판 농도가 증가하면, Vt 는 증가합니다. TFT 는 (모든 TFT 가 그런것은 아니지만) accumulation mode 에서 동작시키는 경우가 있습니다. 즉 MOSFET 처럼 inversion mode 에서 동작 시키지 않기 때문에, MOSFET 과 동일하게 해석하면 안됩니다.
안녕하세요 교수님 질문이 있는데요..!! SS는 이상적인 경우 60mV 값을 갖고, 문턱전압은 적어도 5SS 값을 가져서 0.3V 이상의 전압을 가져야한다는 글을 본 적이 있는데요, 왜 5SS 이상이 돼야하는지 이유를 여쭤보고 싶습니다.!! 식에서도 5가 나오는 게 없는 거 같아서요
@@DevicePhysics답변 감사합니다! 한가지 더 여쭙고 싶은게 있습니다. 표면전자밀도 ns는 exp[ q*일함수 / (k*T) ] 일 때 온도에 반비례하게 되는 것 같습니다. 근데 온도가 오를수록 열확산 가능성이 높아져서 누설전류가 많아져야하는 것 아닌가 싶은데.. 헷갈려서 질문 남깁니다.!
@@DevicePhysics @Sungho Kim log_10 {I_DS} ∝ log_10{e^((q∅_s)⁄KT) } = (q∅_s)/KT log_10e 선생님. 워드로 공식을 잘 작성해서 복사했는데도 댓글 입력을 하니 이렇게 밖에 입력이 안 됩니다. 죄송합니다. 이 부분을 말씀드린 겁니다. log_10 {I_DS} ∝ log_10{e^((q∅_s)⁄KT) } 이렇게 비례 관계가 성립한다고 해서 log_10 {I_DS} = (q∅_s)/KT log_10e 라고 말할 수 있는 근거가 무엇 인지를 여쭤 본 것입니다.
SS 값을 유도할 때 log I_ds 는 qΦs/kT log e 에 비례하는 값인데 비례상수를 무시하고 d(log I_ds)/Φs 를 하는 이유가 궁금합니다. ppt에는 비례한다고 적혀있긴 하지만 I_ds 가 exp(qΦs/kT)에 비례하는 값이니까 log I_ds = qΦs/kT log e + Constant 꼴이라서 Φs에 대해 편미분시 상수항이 사라지는 것 같은데 이해한 바가 맞나요?
안녕하세요 교수님 좋은 강의 감사합니다:) 궁금한 점이 있습니다. 위의 강의에서 Vth가 낮아질경우 off current가 증가하기 때문에, SS값을 낮춰주기 위해 Cox값을 높이거나 substrate의 도핑농도를 낮춰준다고 배웠습니다. 다만 기존에 알고있기론 SS값뿐만아니라 Vth값도 Cox값과 substrate의 도핑농도에 영향을 받는 것으로 알고있습니다. 그렇다면 만약 Vth값을 높이고 싶은 경우에, Cox값을 낮추고 substrate의 도핑농도를 높이게 되면 Vth는 높아지겠지만 SS값도 마찬가지로 높아지는 부작용이 생길거라고 예상됩니다. 그렇다면 현업에서 Vth를 조절하고 싶을 때는, 최대한 Cox값을 높이고 substrate의 도핑농도는 낮춘 상태에서 Vth에만 영향을 줄 수 있는 요인(예를 들면, gate에 poly silicon을 사용해 work function조절하여 Vth조절)만을 조절하는 방식으로 진행하나요?
안녕하세요 교수님. 14:25에 보면 subthreshold 영역에서 Vgs가 증가함에 따라 에너지 장벽이 낮아지고 이에 전자가 쉽게 S에서 D로 이동해 subthreshold current가 발생한다고 이해했습니다. 그런데 7:20 부분의 슬라이드 화면에서 Vt가 커져야 off current가 더 작아진다고 했는데, 이는 지금 14:25 슬라이드 내 에너지 밴드에서 Vgs=0V일 때 Vt가 커짐에 따라 에너지장벽이 높아져야한다고 이해했습니다. 그렇게 되어야 전자들이 쉽사리 에너지장벽을 넘을 수 없으니깐요. 그럼 이 때 Vt가 에너지장벽과 관련이 있는 건 Vt=Vox+pi(ms)+pi(s)의 식에 따른 것이고, 이에 Vt가 커짐에 따라 에너지장벽이 높아져 Vgs=0인 OFF상황일 때 전자가 쉽게 터널링하지 못해 전류값이 작아지는 low off current상황이 되는 것이 맞나요? 7:20 슬라이드에 나온 전류 식에 Vt를 증가시키면서(@Vgs=0V) log(Id)의 플랏 결과를 이해해보려했는데 subthreshold 영역에 대한 식이 아닌 것 같기도 하고 여러모로 잘 이해가 가지 않아서 혹시 위와 같이 이해하는 것이 맞나 궁금하여 질문 드립니다. 반대로 High on current에 대한 LOW Vt가 식을 잘 따르는 이유는 sat 근처에서 일어나는 일을 관찰하는 것이기 때문이 맞나요? 항상 강의 잘보고 있습니다. 감사합니다..!
여러가지를 잘못 이해하고 있습니다. 우선 앞의 강의들을 먼저 정확히 이해하길 바랍니다. 1) Vt 는 앞에 MOS 에서 배웠듯이, 여러가지 파라미터들에 의해 결정됩니다. 단순히 source와 body 사이의 에너지장벽의 크기에 의해서만 결정되는 것이 아닙니다. 따라서 Vt 가 커지는 것이 꼭 에너지장벽이 커지는것을 의미하지 않습니다. 2) 강의에서 유도한 ID 에 대한 식은 strong inversion 상황에서만 유효한 식입니다. subthreshold 영역에서는 유효하지 않습니다. 이 점에 대해서도 이미 이전 강의에서 이야기 하였으니 확인 바랍니다. 3) subthreshold 상황에서 전자가 터널링으로 이동하지 않습니다. 강의에서 이야기한것처럼 주로 확산에 의해 이동합니다.
강의에서 유도한 SS 수식에서도 알수 있듯이, gate length 는 SS 에 영향을 주지 않습니다. 다만 실제 상황에서는, short channel effect 를 줄이기 위해, gate length 를 줄일때는 항상 oxide thickness 도 같이 줄이게 됩니다. 따라서 oxide thickness 감소 때문에 SS 도 감소합니다.
안녕하세요 교수님. 강의에서 설명해주신 용어에 대해서 질문드립니다. 5.3강의에서 설명해주신 transconductance와 subthreshold slope의 차이는 source drain current가 log스케일인지 아닌지에 따라 구별되는것인가요? 강의 항상 감사드립니다.
정의 자체만 보면 log 인것만 차이 납니다. 다만 subtreshold slope 값은 subtrshold 영역에서만 정의되는 값입니다(subtreshold 영역의 특성을 분석하기 위해 사용). 반면에 transconductance 는 모든 영역에서 정의될 수 있으며, MOSFET 의 전반적인 성능을 나타내는 지표로 보통 사용합니다.
질문 드리고 싶은 부분이 있습니다. depletion MOSFET은 Vg = 0 V일 때도 드레인 전류가 흐를 수 있는데 그렇다면 OFF current가 낮아야 MOSFET의 성능이 좋아진다는 내용을 포함하여 subthreshold swing에 대한 개념을 똑같이 적용할 수 있는지가 궁금합니다.
먼저 좋은 강의 감사합니다! 그리고 궁금한점이 있습니다. 1. Subthreshold 영역에서 log값으로 전류그래프를 그리면 왜 선형으로 나타나는 것인가요? 이때의 전류식은 따로 정의되진않나요? 2.SS를 낮추기 위해 기판농도조절은 누설전류때문에 힘들다고 하셨는데 혹시 그 이유가 궁금합니다. 제 짧은 생각으로는 기판농도가 적으니 소스나 드레인, 게이트에 의한 depletion region이 기판쪽으로 크게 생겨 DIBL효과때문에 라고 생각하는데 이게 맞는지 궁금하고 추가적으로 다른 원인이 있는지 궁금합니다!!
1. subthreshold 영역에서는 드레인전류(ID)가 게이트전압(VG)에 exponential 하게 비례하기 때문에 log 그래프에서 직선으로 관계가 나타납니다. subthreshold current 에 대한 모델도 유도할 수 있으나, 학부수준에서는 다루지 않습니다. 제 채널에 [고급소자물리|2.3] 강의에서 subthreshold current 모델을 설명하였으니, 관심 있으면 참고 바랍니다. 2. DIBL 은 아닙니다. depletion region 의 폭이 넓어지면서, source 와 drain 근처의 depletion region 이 서로 만나게 되는 punchthrough 현상이 발생할 수 있습니다. depletion region 이 만나 punchthrough 현상이 발생하면, 큰 누설전류가 발생하게 됩니다. punchthrough 에 대한 자세한 내용은 [고급소자물리|3.2] 를 참고 바랍니다.
안녕하세요, 질문이 있습니다. Subthreshold Region에서 Diffusion Current가 주 mechanism이고 이는 Source에서 낮아진 전위 장벽을 넘어 Drain으로 건너가는 전자들에 의해 구현되는 것이라고 이해를 하였습니다. 근데 Subthreshold Current는 Gate에 Exponential 하게 증가하는데 그럼 이 의미는 Gate 전압이 증가함에 따라 Source에서 Drain으로 Diffusion 되는 전자가 exponential 하게 증가한다는 의미인가요? 근데 식을 보면 Gate 전압에 Exponential하게 증가하는건 Channel 쪽에 Inversion되는 Charge(=Ns)들이라 Weak Inversion된 Charge들이 Source에서 Diffusion되어 나온 Charge 들이라는 건지..뭔지..궁금합니다
학부수준에서는 잘 배우지 않는 부분이라 제가 대략적으로만 설명했더니 다소 부정확한 부분들이 있네요. 자세한 subtreshold current 모델은 [고급소자물리] 강의에서 설명하였으니 관심있으면 참고바랍니다. 1) weak inversion 상태에서는, source-->drain 으로 전류가 형성될 때, 대부분의 캐리어가 drift 가 아닌 diffusion 에 의해 이동하게 됩니다. 2) 이 때 드레인전류를 형성하는 캐리어는, source 쪽에서 넘어온 캐리어도 있고, 게이트전압에 의해 inversion 된 캐리어들도 있습니다. 대부분의 캐리어는 게이트전압에 의해 inversion 된 캐리어라고 생각해도 괜찮습니다.
subtrheshold swing (SS) 값은 short-channel effect 의 정도를 나타내는 지표로 많이 사용됩니다. SS 값이 작을수록(60mV/dec 에 가까울수록) --> 이상적인 MOSFET 에 가깝다 --> short-channel effect 가 잘 억제되었다 (적다) SS 값이 클수록(60mV/dec 보다 커질수록) --> 이상적인 MOSFET 과 멀다 --> short-channel effect 가 억제되지 못했다 (크다) 라고 유추할 수 있게 됩니다. 따라서 short-channel effect 를 줄이는 A 라는 방법이 있다면, 이 A 라는 방법은 SS 값을 작게 만드는 방법이기도 한 것입니다. 다만 그 반대로, SS 값을 작게 만들 수 있는 B 라는 방법이 있다면, 이 B 라는 방법은 short-channel effect 와는 상관이 없을 수도 있습니다. 강의에서 잠깐 설명하였는데, SS 값은 weak inversion 에서 캐리어가 배리어를 뛰어넘어 확산하는 것에 의해 결정됩니다. 따라서 이러한 메커니즘이 아니라, 전혀 다른 원리로 동작을 시키는 FET 라면, SS 값이 60mV/dec 이하로 내려갈 수가 있습니다 (예: tunneling FET) 결과적으로 SS 값을 낮출 수 있는 방법이 반드시 short-channel effect 와 연결되어 있지는 않습니다.
질문 드리고 싶은 내용이 있습니다. 1. 결국 weak inversion에서 SS가 작다는 내용은 subthreshold에서 transconductance가 크다는 얘기로 이해하면 될까요? 2. 최근에 gm/id 관련 자료를 보았는데요, subthreshold 영역에서는 id대비 큰 gm을 얻을 수 있다고 들었습니다. 그런데 여기서 gm/id를 성능지수로 쓰는 이유가 subthreshold에서는 알고 있는 square law 형태가 아니라서 그렇다고 이해하였습니다. 혹시 이와 관련하여 1) 제가 이해한 것이 맞는지 2) gm/id 방법을 왜 사용하는지 3) 기존의 Vov 로 회로의 성능들을 나타내는 것이랑 차이가 무엇인지 여쭙거 싶습니다. 항상 좋은 강의 올려주셔서 감사합니다.
1. 단순히 subthreshold 에서 gm 이 크다고 이야기 하긴 어려울 것 같습니다. 일반적으로 gm 값은 VT 근처에서 최대 값을 가집니다. VG < VT 인 subthreshold 에서는 VG 가 커지면서 gm 값이 같이 커지고, VG > VT 에서는 VG 가 커지면서 gm 값이 작아집니다. 2. gm/Id 지표는 제가 학생때 수업시간에 배우긴 했었는데, 제가 회로 전문가가 아니다보니 직접 사용해본 적이 없어서 정확하게 답변하기 어렵습니다. 제 기억에는 회로 설계 시 대략적인 계산(or simulation)을 통해 MOSFET 의 L, W 를 정하고자 할 때, gm/Id 지표를 사용하는 것으로 기억합니다. 나머지 부분은 다른분께 질문 드려보는 것이 좋을 것 같습니다.
안녕하세요 교수님! 반도체 공부 시작한 새내기인데 궁금한 게 있어 질문드립니다. 채널 쪽에 weak inversion된 Charge들이 Drain으로 넘어가는 전류성분과 채널의 전위 장벽이 낮아져 Source에서 Drain으로 Diffusion되어 넘어가는 전류성분이 Subthehold Region의 전류를 만들어내는 걸로 이해하면 되나요? 두 성분이 따로인지 같은 건지 구분이 잘 안갑니다 ㅠㅠ
![[기초반도체공학|5.6] MOSFET : #비이상적효과 #단채널효과 #short-channel effect](http://i.ytimg.com/vi/tu8mfnnmRmk/mqdefault.jpg)
![[기초반도체공학|5.6] MOSFET : #비이상적효과 #단채널효과 #short-channel effect](/img/tr.png)
![[기초반도체공학|5.2] MOSFET : #동작영역 #linear #pinch off #saturation](http://i.ytimg.com/vi/I2NBu7OuxpU/mqdefault.jpg)
![[기초반도체공학|5.7] MOSFET : #스케일링 #scaling #작을수록 좋은이유 #앞으로의 발전방향](/img/n.gif)
몇년전에 저를 구원하셔서 구독이 되어있는데...면접 준비하며 또 찾아왔네요 이만한 강의가 없습니다.. ㅠㅠ 고맙습니다
교수님 항상 양질의 강의 감사드립니다
강의중 궁금한 점이 있는데 문턱 전압 이하 영역 그래프에서(SS 그래프) 게이트 전압도 결국 증가하다보면 drain current 값이 포화되는것처럼 보입니다 이 포화되는 영역도 문턱 전압 이하의 영역인지 아니면 문턱 전압 이후의 영역인지 궁금합니다. 또한 게이트 전압이 계속 증가하게 되면 n mosfet 기판의 소수캐리어인 전자들이 모두 모이게되어서 drain current가 포화되는 것인지 궁금합니다
타과생인데 교수님 강의 덕분에 반도체 분야에서 모르는 부분들을 많이 배웠습니다 정말 감사드립니다
문턱전압 이하에서 drain current가 포화되는 것처럼 보인다는 것이 어느 부분을 말하는 것인지 모르겠습니다.
@@DevicePhysics 9:15에 문턱전압 표시가 되어있는 걸 지금 보았네요 죄송합니다ㅠㅠ 그렇다면 문턱전압 이후에 9:15의 그래프가 포화되는 것처럼 보이는건 n mosfet 기판의 소수캐리어인 전자들이 모두 모이게되어서 그런걸까요? 답변 감사드립니다!
질문의 의미가 파악이 안되는데,
1. Vt 이후에 포화되는 그래프가 아닙니다. log 스케일이기 때문에 그렇게 보이는 것 뿐입니다.
2. 드레인 전류가 포화되는 조건은 이미 앞의 강의에서 배웠습니다. 지금 이 그래프는 드레전압을 모르기 때문에 포화되는 시점은 알 수 없습니다.
3. inversion carrier가 어떻게 생성되는지는 mos capacitor에서 배웠으니 다시 복습해보길 바랍니다.
안녕하세요 교수님 질문 하나 여쭙겠습니다.
SS식을 보면 cdep 성분을 줄여야합니다.
Cdep=((실리콘유전율)x면적))/wdep 인데요
드레인 전압이 증가할경우 wdep이 확장되어 cdep이 작아지면서 ss가 좋아질거 같은데
단채널에서 드레인전압이 커져서 콩핍층이 넓어지면 cdep은 작아져도 공핍층이 채널영역을 크게침범하게 되어 dibl등에 의해 누설전류가 커지고 ss가 안좋아지지 않나요??
제 오개념좀 바로 잡아주시면 감사하겠습니다!
이 수식은 long channel MOSFET 을 가정해서 유도된 식입니다. 즉, 드레인 전압이 채널이나 depletion region 에 미치는 영향을 고려한 식이 아닙니다.
즉 Cdep 은 오직 게이트전압에 의해서만 결정되는 상황에 대한 식입니다.
질문한것처럼 드레인전압에 의해 short channel effect 가 발생하는 경우를, 이 수식을 통해 이해할 수는 없습니다.
short channel MOSFET 에서 드레인전압이 커지면 SS 값은 증가하는 것이 맞습니다.
@@DevicePhysics 주말인데도 답변 감사드립니다!
진짜 너무 유익하네요 ...감사합니다
안녕하세요 교수님. 질문이 있는데 Off-current경우 Vgs가 0일때 흐르는 전류인 것은 알겠는데 on-current는 정확히 어떤 개념인지모르겠습니다. On-current의 정확한 정의가 뭔가요???
strong inversion 상태일 때 흐르는 전류입니다.
교수님 강의 내용이 도움이 많이 됩니다. 감사합니다.
강의 내용 중 궁금한 점이 있습니다.
1. sk하이닉스 뉴스룸을 보던 중, 누설전류의 종류로는 TR이 Off 모드임에도 불구하고 흐르는 Off Current Leakage와,
On 모드일지라도 문턱전압 이하에서는 흐르면 안 되는 Subthreshold Current Leakage가 있다는 내용을 봤습니다.
강의 내용에서 말씀주신 off current는 위의 Off Current Leakage만을 이야기하는건가요? 아니면 Subthreshold Current Leakage까지 포함하는건가요?
2. TR의 on, off 상태를 구분하는 분기점이 문턱전압(strong inversion)인가요? 아니면 동작전압이 0V : off , 0V이상 : on 인가요?
3. c dep을 감소시켰을때 ss가 감소(전압에 따라 전류가 더 급격하게 증가)하는 이유를 정성적으로 이해하고 싶습니다.
혹시 Cdep이 기생커패시턴스 성분이므로 기생성분을 감소시켜서 전류가 더 급격히 증가되는건가요? 구체적인 정성적 이유가 궁금합니다.
1. 둘 다 입니다.
2. 디지털 회로에서는 어차피 0V 와 VDD 밖에 사용하지 않습니다.
따라서 off 상태는 VG=VD=0V 인 상태이고, on 상태는 VG=VD=VDD 인 상태입니다.
3. 수식 유도과정을 보면 알 수 있듯이, 게이트 전압이 surface potential 에 미치는 영향은 (dphi_s/dVG), Cox 와 Cdep 의 관계로 결정됩니다.
결국 게이트 전압은 Cox 를 통해 surface potential 에 영향을 주는데, 그 일부를 Cdep 이 뺏어간다고 생각하면 됩니다.
안녕하세요 교수님
RC딜레이현상을 낮추기 위해 Al을 Cu로, 산화막을 Low K 물질로 바꾼다는 내용을 본적이 있습니다.
교수님께서 강의에서 설명하신 RC딜레이 현상을 줄이기 위해서는 On current를 높여야한다는 말씀이
R과 C를 낮추어야 된다는 말과 같다고 생각하면 될까요?
질문에서 말한 RC delay 는, back end of line (BEOL)에서 발생하는 delay 를 줄이기 위한 방법입니다.
반면에 이 강의에서 설명하는 RC delay 는 트랜지스터 안에서 발생하는 (fron end of line (FEOL)) delay 입니다. 즉, delay 의 원인은 서로 다릅니다.
교수님 질문있습니다!
1. OFF Current는 V_GS=0일 때의 전류라고 하셨는데, ON Current는 어떻게 정의하고 측정하나요?
2. 데이터를 가지고 I_D, V_GS 그래프 그리고자 할 때 주로 어떤 프로그램을 쓰나요?
1. VG=VD=Vdd 일때의 전류입니다.
2. 주로 쓰는 프로그램 같은것은 없습니다. 자기가 편한걸 쓰면 됩니다.
교수님 질문있습니다.
N채널 MOSFET에서 기판의 농도가 증가함에 따라 Vth가 증가하는 것인지 궁금합니다
IGZO TFT의 경우 채널 내 전자농도가 증가함에 따라 Vth가 감소하는 경향이 있다고 들었는데 위의 MOSFET과 반대성질을 띠는 이유가
MOSFET은 기판의 농도가 증가함에 따라 채널이 좁아지고 TFT의 경우 채널 내의 캐리어가 많아져서 Vth가 감소하는것인지 궁금합니다
이미 앞에 MOS capacitor 에서 Vt 에 대한 식을 배웠습니다. 기판 농도가 증가하면, Vt 는 증가합니다.
TFT 는 (모든 TFT 가 그런것은 아니지만) accumulation mode 에서 동작시키는 경우가 있습니다. 즉 MOSFET 처럼 inversion mode 에서 동작 시키지 않기 때문에, MOSFET 과 동일하게 해석하면 안됩니다.
안녕하세요 교수님 질문이 있는데요..!! SS는 이상적인 경우 60mV 값을 갖고, 문턱전압은 적어도 5SS 값을 가져서 0.3V 이상의 전압을 가져야한다는 글을 본 적이 있는데요, 왜 5SS 이상이 돼야하는지 이유를 여쭤보고 싶습니다.!!
식에서도 5가 나오는 게 없는 거 같아서요
5배라는 절대적인 기준같은것은 없습니다. 그냥 Vt를 유한한 ss값때문에 마음대로 낮출수 없는 점만 이해하면 됩니다.
교수님 14:31
기억이 안나는건지 놓친건지 모르겠습니다. surface 쪽에서의 농도 ns ∝exp(qΦs/kT) 수식 유도 하셨다고 말하셨는데 어느 강의에서 볼 수 있을까요..
혹시 [기초반도체공학 4-2] 10:19 에 있는 ns=ni exp(qΦs-qΦfp/kT) 수식에서 exp(qΦs/kT)만 고려한 것인가요 ?
네 맞습니다.
안녕하세요 교수님
Oxide 두께와 ss 그리고 기판에 도핑농도와 ss간에 그래프를 그리실때 대략적으로 그리신건가요?
제가 그려보니 oxide 두께와 스윙간에 그래프는 리니어한 선형 관계를 띄고있습니다!
대략 그린 것입니다.
교수님 질문있습니다. OFF-current의 이유??는 뭔가요! P-N에서 역방향 바이어스와 같을 때 소수 캐리어의 확산에 기인한 것인가요? 아니면 양자역학 확률론?에 기인한 것인가요?
pn접합에서 reverse bias 일 때의 saturation current 와 동일하게, source/channel 사이의 접합에서 전류가 발생하게 됩니다. 다만 이것 이외에도 off-current 를 만들 수 있는 또다른 원인들이 있을 수 있습니다.
@@DevicePhysics답변 감사합니다! 한가지 더 여쭙고 싶은게 있습니다. 표면전자밀도 ns는 exp[ q*일함수 / (k*T) ] 일 때 온도에 반비례하게 되는 것 같습니다. 근데 온도가 오를수록 열확산 가능성이 높아져서 누설전류가 많아져야하는 것 아닌가 싶은데.. 헷갈려서 질문 남깁니다.!
ns에 대해 잘못이해하고 있는것 같은데,
phi_s 는 일함수가 아니며, ns 는 inversion 된 채널에서의 전자의 농도로서, off current와는 전혀 상관이 없습니다.
강의 감사드립니다
저에게는 너무 과분한 강의인 것 같습니다😅😅
항상 잘 듣고 공부하고 있습니다 기초 반도체 공학 수업 마무리까지 몇걸음 남았는데 잘 공부하여 이쁘게 매듭 짓도록 하겠습니다!
(사실 공정이랑 메모리소자도 볼 예정이지만요 ㅎㅎ..)
메모리소자는 업로드 하다가 시간이 안나서 중단한 상황인 것 참고 바랍니다. 다른 강의들을 찾아서 공부하는게 좋을것 같습니다.
선생님. 16분00초 지점에서 질문 드립니다. 드레인 전류에 로그를 취한 값은 전자농도식 중 지수부분에 로그를 취한 값에 비례하는 것인데, 왜 같다고 놓을 수 있는지 이해가 되지 않습니다.
질문이 무슨 뜻인지 모르겠습니다. 어느 부분이 이해가 되지 않는다는 것인가요?
@@DevicePhysics @Sungho Kim log_10 {I_DS} ∝ log_10{e^((q∅_s)⁄KT) } = (q∅_s)/KT log_10e 선생님. 워드로 공식을 잘 작성해서 복사했는데도 댓글 입력을 하니 이렇게 밖에 입력이 안 됩니다. 죄송합니다. 이 부분을 말씀드린 겁니다. log_10 {I_DS} ∝ log_10{e^((q∅_s)⁄KT) } 이렇게 비례 관계가 성립한다고 해서 log_10 {I_DS} = (q∅_s)/KT log_10e 라고 말할 수 있는 근거가 무엇 인지를 여쭤 본 것입니다.
교수님 Vg Ids log로 된 그래프에서는 threshold voltage를 어떻게 읽으면 될까요?..
Vt를 정의하는 방법은 [고급소자물리|2.1]에 설명되어 있으니 참고 바랍니다.
강의 듣던 중 궁금한 점이 있어 질문 드립니다.
ss값 구할 때 mosfet iv모델에서 나온 i와 v의 관계를 이용해서 바로 미분하면 안될까요?
실제 측정값이 있다면 당연히 미분해서 구합니다. 강의에서 배운 수식은 이론적으로 SS값을 예측(추정)해볼때 사용합니다.
SS 값을 유도할 때 log I_ds 는 qΦs/kT log e 에 비례하는 값인데 비례상수를 무시하고 d(log I_ds)/Φs 를 하는 이유가 궁금합니다. ppt에는 비례한다고 적혀있긴 하지만 I_ds 가 exp(qΦs/kT)에 비례하는 값이니까 log I_ds = qΦs/kT log e + Constant 꼴이라서 Φs에 대해 편미분시 상수항이 사라지는 것 같은데 이해한 바가 맞나요?
네 맞습니다.
감사합니다..
안녕하세요 교수님 좋은 강의 감사합니다:) 궁금한 점이 있습니다.
위의 강의에서 Vth가 낮아질경우 off current가 증가하기 때문에, SS값을 낮춰주기 위해 Cox값을 높이거나 substrate의 도핑농도를 낮춰준다고 배웠습니다.
다만 기존에 알고있기론 SS값뿐만아니라 Vth값도 Cox값과 substrate의 도핑농도에 영향을 받는 것으로 알고있습니다.
그렇다면 만약 Vth값을 높이고 싶은 경우에, Cox값을 낮추고 substrate의 도핑농도를 높이게 되면 Vth는 높아지겠지만 SS값도 마찬가지로 높아지는 부작용이 생길거라고 예상됩니다.
그렇다면 현업에서 Vth를 조절하고 싶을 때는, 최대한 Cox값을 높이고 substrate의 도핑농도는 낮춘 상태에서 Vth에만 영향을 줄 수 있는 요인(예를 들면, gate에 poly silicon을 사용해 work function조절하여 Vth조절)만을 조절하는 방식으로 진행하나요?
Vt는 substrate의 도핑농도+metal gate의 workfunction 으로 조절합니다.
@@DevicePhysics 감사합니다. 그렇다면 Vt를 높이고 싶은 경우, 기판의 도핑농도를 높일텐데 그러면 SS값도 높아지는 악영향이 발생할 것같습니다. 이때는 metal gate의 workfunction으로만 Vt를 조절하나요?
정해진 방법이 있는것은 아닙니다.
게이트에 사용할 수 있는 물질이 제한적이기 때문에, 사용 가능한 게이트 물질을 먼저 선택한 후, 추가로 도핑을 통해 Vt를 맞추게 됩니다.
안녕하세요 교수님. 14:25에 보면 subthreshold 영역에서 Vgs가 증가함에 따라 에너지 장벽이 낮아지고 이에 전자가 쉽게 S에서 D로 이동해 subthreshold current가 발생한다고 이해했습니다. 그런데 7:20 부분의 슬라이드 화면에서 Vt가 커져야 off current가 더 작아진다고 했는데, 이는 지금 14:25 슬라이드 내 에너지 밴드에서 Vgs=0V일 때 Vt가 커짐에 따라 에너지장벽이 높아져야한다고 이해했습니다. 그렇게 되어야 전자들이 쉽사리 에너지장벽을 넘을 수 없으니깐요. 그럼 이 때 Vt가 에너지장벽과 관련이 있는 건 Vt=Vox+pi(ms)+pi(s)의 식에 따른 것이고, 이에 Vt가 커짐에 따라 에너지장벽이 높아져 Vgs=0인 OFF상황일 때 전자가 쉽게 터널링하지 못해 전류값이 작아지는 low off current상황이 되는 것이 맞나요? 7:20 슬라이드에 나온 전류 식에 Vt를 증가시키면서(@Vgs=0V) log(Id)의 플랏 결과를 이해해보려했는데 subthreshold 영역에 대한 식이 아닌 것 같기도 하고 여러모로 잘 이해가 가지 않아서 혹시 위와 같이 이해하는 것이 맞나 궁금하여 질문 드립니다.
반대로 High on current에 대한 LOW Vt가 식을 잘 따르는 이유는 sat 근처에서 일어나는 일을 관찰하는 것이기 때문이 맞나요? 항상 강의 잘보고 있습니다. 감사합니다..!
여러가지를 잘못 이해하고 있습니다. 우선 앞의 강의들을 먼저 정확히 이해하길 바랍니다.
1) Vt 는 앞에 MOS 에서 배웠듯이, 여러가지 파라미터들에 의해 결정됩니다. 단순히 source와 body 사이의 에너지장벽의 크기에 의해서만 결정되는 것이 아닙니다. 따라서 Vt 가 커지는 것이 꼭 에너지장벽이 커지는것을 의미하지 않습니다.
2) 강의에서 유도한 ID 에 대한 식은 strong inversion 상황에서만 유효한 식입니다. subthreshold 영역에서는 유효하지 않습니다. 이 점에 대해서도 이미 이전 강의에서 이야기 하였으니 확인 바랍니다.
3) subthreshold 상황에서 전자가 터널링으로 이동하지 않습니다. 강의에서 이야기한것처럼 주로 확산에 의해 이동합니다.
@@DevicePhysics 답변 감사합니다! 너무 강의를 듣기만해서 복습이 부족했던 것 같습니다. 말씀해주신대로 다시 공부해보겠습니다. 감사합니다
안녕하세요. 교수님 캐패시터 전압 분배에 대해 아리송한 점이 있어 질문드립니다.
전기회로이론(2)에서 캐패시터의 임피던스는 (jwC)^-1 로 나타낼 수 있으며
surface potential= V_gate * ( jwC_dep )^-1 / { ( jwC_oxide )^-1 + ( jwC_dep )^-1 } 로 나타냅니다.
이때 식을 정리하면 V_gate * ( C_oxide ) / { C_dep + C_oxide } 아닌가요?
강의자료랑 같지 않나요?
@@DevicePhysics 아이고 잘못봤네요. SS의 역수로 생각하느니 등등 헷갈렸나보네요. 죄송합니다 ㅠㅠ
교수님 강의 감사합니다. 하나 질문드리고 싶은것이 있는데 gate Length 와 SS의 상관 관계는 어떻게 될 지가 궁금합니다
강의에서 유도한 SS 수식에서도 알수 있듯이, gate length 는 SS 에 영향을 주지 않습니다.
다만 실제 상황에서는, short channel effect 를 줄이기 위해, gate length 를 줄일때는 항상 oxide thickness 도 같이 줄이게 됩니다. 따라서 oxide thickness 감소 때문에 SS 도 감소합니다.
안녕하세요 교수님. 강의에서 설명해주신 용어에 대해서 질문드립니다. 5.3강의에서 설명해주신 transconductance와 subthreshold slope의 차이는 source drain current가 log스케일인지 아닌지에 따라 구별되는것인가요? 강의 항상 감사드립니다.
정의 자체만 보면 log 인것만 차이 납니다.
다만 subtreshold slope 값은 subtrshold 영역에서만 정의되는 값입니다(subtreshold 영역의 특성을 분석하기 위해 사용). 반면에 transconductance 는 모든 영역에서 정의될 수 있으며, MOSFET 의 전반적인 성능을 나타내는 지표로 보통 사용합니다.
질문 드리고 싶은 부분이 있습니다. depletion MOSFET은 Vg = 0 V일 때도 드레인 전류가 흐를 수 있는데 그렇다면 OFF current가 낮아야 MOSFET의 성능이 좋아진다는 내용을 포함하여 subthreshold swing에 대한 개념을 똑같이 적용할 수 있는지가 궁금합니다.
depletion MOSFET 는 Vg=0 V 일때 on 상태이지만, Vg
질문이 있습니다..!! subthreshold swing 강의 부분에서 Nsub증가하면 Xd가 증가하고 Cdep이 증가하는지 이해가 되지 않습니다 ㅜㅜ
다른 질문에서 답변 드렸듯이, pn 접합에 대해 복습하고 나면 Cdep 에 대한 부분은 자연스럽게 이해 되실 겁니다.
교수님 질문있습니다.
만약에 누설전류가 큰데 on-current도 커서 기울기가 Steep해서 SS가 작은것은 좋은 소자인가요?
보통 ss가 좋다는 소자들은 모두 누설전류도 작으면서 기울기가 가파른지 궁금합니다.
반도체 칩의 용도에 따라 달라집니다. 고성능 동작이 필요하다면 on current 가 중요하며, 저전력 동작이 중요하면 누설전류값이 중요합니다.
@@DevicePhysics 감사합니다!
먼저 좋은 강의 감사합니다! 그리고 궁금한점이 있습니다.
1. Subthreshold 영역에서 log값으로 전류그래프를 그리면 왜 선형으로 나타나는 것인가요? 이때의 전류식은 따로 정의되진않나요?
2.SS를 낮추기 위해 기판농도조절은 누설전류때문에 힘들다고 하셨는데 혹시 그 이유가 궁금합니다. 제 짧은 생각으로는 기판농도가 적으니 소스나 드레인, 게이트에 의한 depletion region이 기판쪽으로 크게 생겨 DIBL효과때문에 라고 생각하는데 이게 맞는지 궁금하고 추가적으로 다른 원인이 있는지 궁금합니다!!
1. subthreshold 영역에서는 드레인전류(ID)가 게이트전압(VG)에 exponential 하게 비례하기 때문에 log 그래프에서 직선으로 관계가 나타납니다.
subthreshold current 에 대한 모델도 유도할 수 있으나, 학부수준에서는 다루지 않습니다.
제 채널에 [고급소자물리|2.3] 강의에서 subthreshold current 모델을 설명하였으니, 관심 있으면 참고 바랍니다.
2. DIBL 은 아닙니다.
depletion region 의 폭이 넓어지면서, source 와 drain 근처의 depletion region 이 서로 만나게 되는 punchthrough 현상이 발생할 수 있습니다.
depletion region 이 만나 punchthrough 현상이 발생하면, 큰 누설전류가 발생하게 됩니다.
punchthrough 에 대한 자세한 내용은 [고급소자물리|3.2] 를 참고 바랍니다.
@@DevicePhysics 감사합니다!
안녕하세요, 질문이 있습니다. Subthreshold Region에서 Diffusion Current가 주 mechanism이고 이는 Source에서 낮아진 전위 장벽을 넘어 Drain으로 건너가는 전자들에 의해 구현되는 것이라고 이해를 하였습니다.
근데 Subthreshold Current는 Gate에 Exponential 하게 증가하는데 그럼 이 의미는 Gate 전압이 증가함에 따라 Source에서 Drain으로 Diffusion 되는 전자가 exponential 하게 증가한다는 의미인가요?
근데 식을 보면 Gate 전압에 Exponential하게 증가하는건 Channel 쪽에 Inversion되는 Charge(=Ns)들이라 Weak Inversion된 Charge들이 Source에서 Diffusion되어 나온 Charge 들이라는 건지..뭔지..궁금합니다
학부수준에서는 잘 배우지 않는 부분이라 제가 대략적으로만 설명했더니 다소 부정확한 부분들이 있네요. 자세한 subtreshold current 모델은 [고급소자물리] 강의에서 설명하였으니 관심있으면 참고바랍니다.
1) weak inversion 상태에서는, source-->drain 으로 전류가 형성될 때, 대부분의 캐리어가 drift 가 아닌 diffusion 에 의해 이동하게 됩니다.
2) 이 때 드레인전류를 형성하는 캐리어는, source 쪽에서 넘어온 캐리어도 있고, 게이트전압에 의해 inversion 된 캐리어들도 있습니다. 대부분의 캐리어는 게이트전압에 의해 inversion 된 캐리어라고 생각해도 괜찮습니다.
@@DevicePhysics 친절한 답변 감사드립니다 !
short channel effect의 해결방안 으로 subthreshold swing을 작게하는 방법을 사용하기도 하나요? 아니면 별개인가요..?
subtrheshold swing (SS) 값은 short-channel effect 의 정도를 나타내는 지표로 많이 사용됩니다.
SS 값이 작을수록(60mV/dec 에 가까울수록) --> 이상적인 MOSFET 에 가깝다 --> short-channel effect 가 잘 억제되었다 (적다)
SS 값이 클수록(60mV/dec 보다 커질수록) --> 이상적인 MOSFET 과 멀다 --> short-channel effect 가 억제되지 못했다 (크다)
라고 유추할 수 있게 됩니다.
따라서 short-channel effect 를 줄이는 A 라는 방법이 있다면, 이 A 라는 방법은 SS 값을 작게 만드는 방법이기도 한 것입니다.
다만 그 반대로, SS 값을 작게 만들 수 있는 B 라는 방법이 있다면, 이 B 라는 방법은 short-channel effect 와는 상관이 없을 수도 있습니다.
강의에서 잠깐 설명하였는데, SS 값은 weak inversion 에서 캐리어가 배리어를 뛰어넘어 확산하는 것에 의해 결정됩니다.
따라서 이러한 메커니즘이 아니라, 전혀 다른 원리로 동작을 시키는 FET 라면, SS 값이 60mV/dec 이하로 내려갈 수가 있습니다 (예: tunneling FET)
결과적으로 SS 값을 낮출 수 있는 방법이 반드시 short-channel effect 와 연결되어 있지는 않습니다.
교수님 그러면 vt를 낮춤에 따라서 leakage가 증가하는데 그래프상에서는 증가하는 이유를 알겠는데 증가하는 원리는 무엇인가요?..
정확히 무엇이 궁금한 것인지 질문의 의미를 모르겠습니다.
@@DevicePhysics 7:00 에서vt를 낮춤에 따라 on current가 증가하는 부분을 수식적으로 이해했는데 vt를 낮춤에따라서 leakage가 증가하는 이유와 원리가 궁금하다는 뜻이였습니다.
@@먹성이-p8e 이미 강의에서 설명했듯이, Vt 가 감소하면 subtreahold slope 이 무한히 크지 않기 때문에 Vg=0V 에서의 누설전류값이 증가하게 됩니다.
@@DevicePhysics 감사합니다 다시 생각해보고 질문이 생기면 다시 댓글남기겠습니다
질문 드리고 싶은 내용이 있습니다.
1. 결국 weak inversion에서 SS가 작다는 내용은 subthreshold에서 transconductance가 크다는 얘기로 이해하면 될까요?
2. 최근에 gm/id 관련 자료를 보았는데요, subthreshold 영역에서는 id대비 큰 gm을 얻을 수 있다고 들었습니다. 그런데 여기서 gm/id를 성능지수로 쓰는 이유가 subthreshold에서는 알고 있는 square law 형태가 아니라서 그렇다고 이해하였습니다.
혹시 이와 관련하여
1) 제가 이해한 것이 맞는지
2) gm/id 방법을 왜 사용하는지
3) 기존의 Vov 로 회로의 성능들을 나타내는 것이랑 차이가 무엇인지
여쭙거 싶습니다.
항상 좋은 강의 올려주셔서 감사합니다.
1. 단순히 subthreshold 에서 gm 이 크다고 이야기 하긴 어려울 것 같습니다.
일반적으로 gm 값은 VT 근처에서 최대 값을 가집니다.
VG < VT 인 subthreshold 에서는 VG 가 커지면서 gm 값이 같이 커지고,
VG > VT 에서는 VG 가 커지면서 gm 값이 작아집니다.
2. gm/Id 지표는 제가 학생때 수업시간에 배우긴 했었는데, 제가 회로 전문가가 아니다보니 직접 사용해본 적이 없어서 정확하게 답변하기 어렵습니다.
제 기억에는 회로 설계 시 대략적인 계산(or simulation)을 통해 MOSFET 의 L, W 를 정하고자 할 때, gm/Id 지표를 사용하는 것으로 기억합니다.
나머지 부분은 다른분께 질문 드려보는 것이 좋을 것 같습니다.
교수님 기판 도핑농도가 낮아지면 누설전류가 증가한다고 하셨는데, 그 메커니즘이 어떻게 될까요?
기판 도핑농도 감소 -> surface potential 감소 -> 문턱전압 감소 -> 누설전류 증가 이렇게 이해하면 될까요?
질문이 애매합니다. 어떤 누설전류를 말하는 것인지가 정확해야 답변할 수 있습니다. 즉, 어떠한 상황에서, 어떤 방향이나 어떤 전극쪽으로 발생하게 되는 누설전류인지에 따라 원인은 다릅니다.
교수님 ss 설명해주시면서, Cox를 음의 값을 가지는 물질들을 연구중에 있다고 잠깐 언급 해주셨는데, 혹시 관련 내용 찾아보고 싶은데 어디서 볼 수 있을까요?
negative capacitance 라는 키워드로 논문들을 검색해보시면 찾을 수 있습니다.
감사합니다! 그리고 강의 퀄리티 너무 좋습니다😄
안녕하세요 교수님! 반도체 공부 시작한 새내기인데 궁금한 게 있어 질문드립니다.
채널 쪽에 weak inversion된 Charge들이 Drain으로 넘어가는 전류성분과 채널의 전위 장벽이 낮아져 Source에서 Drain으로 Diffusion되어 넘어가는 전류성분이 Subthehold Region의 전류를 만들어내는 걸로 이해하면 되나요? 두 성분이 따로인지 같은 건지 구분이 잘 안갑니다 ㅠㅠ
질문이 잘 이해가되지 않는데, source 쪽 에너지 장벽을 넘어간 전자는 확산과 드리프트에 의해 드레인쪽으로 이동하게 되는데, weak inversion 상태에서는 수평한 E-field 의 세기가 크지 않기 때문에 대부분 확산에 의해 움직인다고 생각하면 됩니다.
@@DevicePhysics 아 이해가 되네요 감사합니다 !
하나 더 질문드리면 수평한 E-field의 세기가 크지 않다는 것이 Weak Inversion 상태에서는 Drain 전압이 그리 크지 않다는 상황이라는 건가요?
@@꺄르르맨션 드레인 전압은 그냥 고정인데, 채널이 weak inversion 상태라 저항으로 비유하자면 채널저항이 매우 큰 상태입니다. 따라서 voltage drop 이 발생하는 것처럼 드레인 전압이 손실되어 제대로 드리프트를 일으킬 수 없게 됩니다.
교수님 혹시 BJT쪽도 강의 해주시나요?
BJT는 현재는 잘 쓰이지 않기 때문에 강의 내용에 포함하지 않았습니다.
@@DevicePhysics 넵 답변 감사합니다!