4 to 1 MUX Verilog Code using Gate Level Modelling | VLSI Design | S VIJAY MURUGAN

แชร์
ฝัง
  • เผยแพร่เมื่อ 19 ม.ค. 2025

ความคิดเห็น • 8

  • @muneeramn1872
    @muneeramn1872 ปีที่แล้ว +3

    Thankyou sir...❤

  • @Uni_que_art
    @Uni_que_art 6 หลายเดือนก่อน

    Well explained sir👍 thank you sir☺️

  • @ranganathranga3717
    @ranganathranga3717 2 ปีที่แล้ว +4

    ❤️❤️❤️👌🏻👌🏻👌🏻👌🏻

  • @akaSastagamer
    @akaSastagamer ปีที่แล้ว

    Thankyou sir , sir can u make video for textbench file also.

    • @learnthought3871
      @learnthought3871  ปีที่แล้ว

      soon I will upload, keep watching and support us to make more videos

  • @smallikarjun3019
    @smallikarjun3019 2 ปีที่แล้ว +1

    ♥️♥️