음... 비트수가 하나 증가하면 데이터 량은 2배가 됩니다. 예를들어 MLC에서는 oo ox xo xx 이렇게 4개의 정보가 들어간다고 하면, TLC에서는 ooo,oox,oxo,oxx,xoo,xox,xxo,xxx 이렇게 총8개의 데이터가 들어가게 되죠..! 그래서 두배씩 증가하는게 맞습니다 : )
남알남NamRNam 말씀하신부분은 조합입니다. 비트 1개는 총 2가지 조합이 있고, 비트 2개는 총 4개 조합, 비트 3개는 총 8개 조합이라서 SLC 대비 1배 2배 3배가 맞아요. SLC 는 2가지 조합이니 셀당 1개 비트만 저장 MLC 는 4가지 조합이니 셀당 2개 비트 저장 TLC 는 8가지 조합이니 셀당 3개 비트 저장 결국 셀당 저장할 수 있는 양은 비트수로 결정되니 1배 2배 3배가 맞는것 같은데 무슨 말씀인지 잘 모르겠네요.
@@jhp3118 아 ! 용량으로 보시는 거군요! 맞습니다. 용량의 경우에는 산술급수로 증가하는게 맞습니다! 저는 정보의 가짓수를 생각했어요, 셀을 만들어줄 때 예를들어 3비트를 표현하고 싶으면 CTL안에서 8단계로 구분 될 수 있어야 하거든요. 제가 너무 재료과적으로 설명했네요 ! 댓글 고정해드리겠습니다 : )
영상 잘 봤습니다. 취준생들을 위해 알기 쉽게 설명해 주셨네요. 반도체 회사에서 일하는 분 같아요. 말씀하시는 사항이 ^_^ 5:00 정도에 Floating Gate 위 Oxide 는 보통 IPD (Inter-poly Dielectric) 이라고 논문에서 주로 표현합니다. (Gate oxdie도 틀린 표현은 아니지만, Cell에 있는 Tunnel Oxide 및 Peripheral Gate oxide 와 헤깔리거든요.) 그리고 8:30 정도에 Floating Gate = 금속이라고 표현하셨는데, 사실 금속이라기 보다는 Doped Poly-Si을 사용합니다. 반도체 공정시 Metal vs. Oxide Etch In-situ 방법으로 Etch 하기가 어렵거든요. (불가능한 것은 아니지만 경제성이 떨어짐) 설명하신 사항이 틀렸다고 말씀드렸다기 보다는 보충한다고 생각해 주세요~
선생님 하이브리드 본딩을 적용한 3d nand 에 대해 공모전을 진행하는중입니다..! 자료도 너무 없고 여쭤볼 전문가도 없어 막막함에 여기다가라도 실례를 무릅쓰고 댓글을 남겨봅니다.. 하이브리드 본딩을 적용한 3d nand 의 기술분류를 공정/interconnection 구조/회로/알고리즘 이렇게 나누었는데 각각의 중분류를 소분류로 세세하게 나눌 아이디어가 있을지 여쭤보고싶습니다.. ㅠ 너무 막막하네요
안녕하세요 올려주시는 영상 너무 감사히 잘보고 있습니다. 3D 낸드 공정에 대한 질문이 생겨 여쭤보고자 합니다. 현재 sk하이닉스나 마이크론의 적층은 2stack 공정으로 이루어지고 있으며, 삼성전자가 1stack 공정으로 최대의 적충 기술을 보유하고 있는 것으로 알고 있습니다. 따라서 적층 기술은 삼성전자가 우위에 있다고 판단하는데, sk하이닉스가 1stack 공정으로 한계를 넘지 못하고 있는 주된 이유 또는 이슈가 어떤 부분에 있는지 궁금합니다. 박막 차원에서 설명해주신다면 더 감사하겠습니다.
안녕하세요 남알남님 궁금한점이 있습니다 낸드 단수를 높이면 좋은 점이 무엇인가요? "좁은 면적에 넣을 수 있는 용량 증가하여 원가 경쟁력을 높일 수 있다" 이것 뿐인지 궁금합니다. 낸드 적층수가 올라가면 전력 효율이나 처리 속도 등의 성능도 함께 올라가나요? 적층수와 전력효율, 처리속도 간의 연관성은 없는지 궁금합니다!
@@namrnam5413 답변 감사합니다 남알남님 한가지 추가로 궁금한게 있는데요 CTF구조는 반복해서 읽고 지울 수 있는 내구성(읽고 지우기 반복 횟수)이 높아지는 반면, 전자들을 가둬놓는 보존능력이 떨어진다고 알고 있습니다. 그런데 그 이유가 잘 이해가 가지 않는데, 읽고 지우는 횟수인 내구성이 증가하는 CTF는 왜 전자가 쉽게 빠져나가는 것인가요??
안녕하세요. 3D 낸드 공정은 보통 ISO를 구성하고, O/N Stack을 쌓은 후 PLUG 형성을 합니다. 이후 Stair-case 생성을 하고 Slit으로 셀들을 구분해 준 후 Metal Layer 배선을 시행합니다. 혹시 더 자세한 내용이 궁금하시면 문의 주세요. :) 열공합시다!
안녕하세요, 바쁜직장인 Jeremy 입니다. 직렬로 연결된 NAND Flash의 경우 PGM(Program)된 상태에 따라 Vth 차이가 생기게 됩니다. 각 WL(Control Gate)에 입력되는 바이어스 크기(Voltage 크기)를 조절하면 PGM과 ERS(Erase) 상태를 구분할 수 있습니다. 참고로 MLC/TLC/QLC 등에서는 Trap 되는 전자의 갯수에 따라 Vth 차이가 다르게 되는 점을 이용하는 것입니다.
13:18 의 SLC MLC TLC QLC 부분에서 X2 X2 X2 라고 쓰셨는데 셀당 비트수가 각각 1비트 2비트 3비트 4비트이기 때문에 MLC 는 SLC 의 2배, TLC 는 SLC 의 3배, QLC 는 SLC 의 4배가 맞지 않나요?
음... 비트수가 하나 증가하면 데이터 량은 2배가 됩니다.
예를들어 MLC에서는 oo ox xo xx 이렇게 4개의 정보가 들어간다고 하면, TLC에서는
ooo,oox,oxo,oxx,xoo,xox,xxo,xxx 이렇게 총8개의 데이터가 들어가게 되죠..! 그래서 두배씩 증가하는게 맞습니다 : )
남알남NamRNam 말씀하신부분은 조합입니다. 비트 1개는 총 2가지 조합이 있고, 비트 2개는 총 4개 조합, 비트 3개는 총 8개 조합이라서 SLC 대비 1배 2배 3배가 맞아요.
SLC 는 2가지 조합이니 셀당 1개 비트만 저장
MLC 는 4가지 조합이니 셀당 2개 비트 저장
TLC 는 8가지 조합이니 셀당 3개 비트 저장
결국 셀당 저장할 수 있는 양은 비트수로 결정되니 1배 2배 3배가 맞는것 같은데 무슨 말씀인지 잘 모르겠네요.
@@jhp3118 아 ! 용량으로 보시는 거군요! 맞습니다. 용량의 경우에는 산술급수로 증가하는게 맞습니다! 저는 정보의 가짓수를 생각했어요, 셀을 만들어줄 때 예를들어 3비트를 표현하고 싶으면 CTL안에서 8단계로 구분 될 수 있어야 하거든요. 제가 너무 재료과적으로 설명했네요 ! 댓글 고정해드리겠습니다 : )
영상 잘 봤습니다. 취준생들을 위해 알기 쉽게 설명해 주셨네요. 반도체 회사에서 일하는 분 같아요. 말씀하시는 사항이 ^_^
5:00 정도에 Floating Gate 위 Oxide 는 보통 IPD (Inter-poly Dielectric) 이라고 논문에서 주로 표현합니다.
(Gate oxdie도 틀린 표현은 아니지만, Cell에 있는 Tunnel Oxide 및 Peripheral Gate oxide 와 헤깔리거든요.)
그리고 8:30 정도에 Floating Gate = 금속이라고 표현하셨는데, 사실 금속이라기 보다는 Doped Poly-Si을 사용합니다.
반도체 공정시 Metal vs. Oxide Etch In-situ 방법으로 Etch 하기가 어렵거든요. (불가능한 것은 아니지만 경제성이 떨어짐)
설명하신 사항이 틀렸다고 말씀드렸다기 보다는 보충한다고 생각해 주세요~
오오오 고오오급정보들 감사합니다.
저도 모스펫공정을 전공으로 하는게 아니다보니 정확한 용어나 물질들이 어렵습니다. 계속 이런 댓글 달아주세요 공부가 됩니다 ! : )
정말정말....감사합니다...제 대학원 생활의 한 줄기 빛이에요
끝부분 응원을 들으니 힘이납니다 감사해용
따뜻한 말씀 감사드립니다. fe개발자 준비중이지만 학교 전공때문에 듣고 있는데 설명 너무 잘해주시네요. 구글 검색해도 자료 잘 안나왔는데 감사합니다.
설명 너무 잘하시네요! 😘 여러공정 복합적으로 배울때 좋은 내용 많아서 구독하고 갑니당
여러 공정들의 디테일은 현재 천천히 업데이트중입니다 : )
와우 이해 너무 잘되네요 감사합니다!!
설명 깔끔하게 잘 해주시네요!! 잘 봤습니당
오늘 처음 접했는데 설명잘해주셔서 감사합니다구독누르고갑니다!
감사합니다. :)
정말 잘보고있습니다. 감사합니다.
어려운 내용을 쉽게 설명 잘 하십니다 :)
삶은 직장 밖에 있다는 말 좋네요ㅎㅎ
선생님 하이브리드 본딩을 적용한 3d nand 에 대해 공모전을 진행하는중입니다..! 자료도 너무 없고 여쭤볼 전문가도 없어 막막함에 여기다가라도 실례를 무릅쓰고 댓글을 남겨봅니다..
하이브리드 본딩을 적용한 3d nand 의 기술분류를 공정/interconnection 구조/회로/알고리즘 이렇게 나누었는데 각각의 중분류를 소분류로 세세하게 나눌 아이디어가 있을지 여쭤보고싶습니다.. ㅠ 너무 막막하네요
안녕하세요 영상 너무좋습니다
질문이있습니다
Qlc를 3d nand로 구현한다면 16단이되는건가요?
그렇지않습니다. 한 층에 QLC셀 하나가 들어갑니다. 그러니까 QLC 셀을 100층 쌓으면 한줄이 400bit 정도가 됩니다.
안녕하세요 올려주시는 영상 너무 감사히 잘보고 있습니다.
3D 낸드 공정에 대한 질문이 생겨 여쭤보고자 합니다.
현재 sk하이닉스나 마이크론의 적층은 2stack 공정으로 이루어지고 있으며, 삼성전자가 1stack 공정으로 최대의 적충 기술을 보유하고 있는 것으로 알고 있습니다. 따라서 적층 기술은 삼성전자가 우위에 있다고 판단하는데, sk하이닉스가 1stack 공정으로 한계를 넘지 못하고 있는 주된 이유 또는 이슈가 어떤 부분에 있는지 궁금합니다.
박막 차원에서 설명해주신다면 더 감사하겠습니다.
음 삼성이 1스택으로 가장 많이 올려서 기술우위가 있는걸까요,
아니면 몇층이고 계속 올릴수 있는 멀티스택 공정을 먼저 성숙시킨 하이닉스나 마이크론이 기술우위가 있는걸까요...
그런 업계첨단기술의 한계들은 저도 잘 모르겠습니다 : )
플로팅 게이트에 들어가는 전자의 양에 따라 Vth가 달라지고, 그 Vth를 감지해서 bit를 감지한다는건 이해했습니다. 추가적으로 전자의 양이 많아질때 Vth가 증가하는지 혹은 감소하는지와, 그에 대한 이유를 알고 싶습니다.
안녕하세요 남알남님
궁금한점이 있습니다
낸드 단수를 높이면 좋은 점이 무엇인가요? "좁은 면적에 넣을 수 있는 용량 증가하여 원가 경쟁력을 높일 수 있다" 이것 뿐인지 궁금합니다.
낸드 적층수가 올라가면 전력 효율이나 처리 속도 등의 성능도 함께 올라가나요?
적층수와 전력효율, 처리속도 간의 연관성은 없는지 궁금합니다!
속도나 전력효율은 좋아질것 같긴한데, 좀 찾아봐야 할 것 같아요...
일단 단수가 매우 빠르게 올라가고 있어서 더많이 만드는게 제일 클 것 같아요. ㅎㅎ
@@namrnam5413 답변 감사합니다 남알남님
한가지 추가로 궁금한게 있는데요
CTF구조는 반복해서 읽고 지울 수 있는 내구성(읽고 지우기 반복 횟수)이 높아지는 반면, 전자들을 가둬놓는 보존능력이 떨어진다고 알고 있습니다.
그런데 그 이유가 잘 이해가 가지 않는데, 읽고 지우는 횟수인 내구성이 증가하는 CTF는 왜 전자가 쉽게 빠져나가는 것인가요??
남알남 dram은 최근에 12단 적층뉴스를 보았는데, 어떤 이유에서 darm과 nand간에 적층이 이리 크게 발생하는지 알 수 있을까요?
적층 관련 많이 찾아봤는데, 플로팅게이트 여부나 캐패시터? 때문이라는데 정확한 이유를 잘 모르겠어서요.
낸드를 적층하는건 애초에 웨이퍼상에 만들때 여러층으로 만듭니다. 100층짜리 아파트를 한번에 만들죠.
디램은 그게 아닙니다. 웨이퍼에 한층씩 만든 다음 그걸 오지게 얇게 갈아서 (웨이퍼는 기본적으로 유리같은겁니다 얇아지면 톡 쳐도 깨져요) 그것들을 하나하나 옮겨서 층층이 쌓고 연결하는겁니다. 단독주택을 여러대 만든다음 그것들을 하나씩 들어서 12층을 만든겁니다
동물의숲 둠
@@namrnam5413 정말 답답했는데 감사합니다! 패키지개발쪽 준비중인데 업계에서 홍보에 쓴 12단 d램보면서 왜 12단 적층이 최대일까 궁금했는데 해결됐습니다 감사합니다!
5:40 고전압을 걸어주는게 어디에 걸어주는건지 알 수 있을까요?
Gate에 고전압 걸어줘서 터널링 되는걸 말하는지, Drain에 고전압을 걸어서 Hot carrier effect 때문에 터널링 되는지 헷갈려서요 ㅠ_ㅠ
Gate입니다. Gate에 고전압을 걸어주게 되면, 매우 얇은 tunneling oxide를 뚫고 전자가 trap되며 Vth가 변하는 성질을 메모리적으로 이용하는거죠~
일반적으로 수nm정도로 매우 얇은 부도체의 경우엔, 일정수준 이상의 전압을 받게되면 전자의 흐름을 막지 못하고 터널링하는 상황이 발생합니다.
혹시 3d 낸드 공정과정도 아시나요? 어려운 내용이라...
낸드...는 잘 모릅니다 ㅠ 디램은 아는편이지만요..
안녕하세요. 3D 낸드 공정은 보통 ISO를 구성하고, O/N Stack을 쌓은 후 PLUG 형성을 합니다. 이후 Stair-case 생성을 하고 Slit으로 셀들을 구분해 준 후 Metal Layer 배선을 시행합니다. 혹시 더 자세한 내용이 궁금하시면 문의 주세요. :) 열공합시다!
@@바쁜직장인 안녕하세요 바쁜직장인님 혹시 3D낸드 공정에 대해 더 자세히 들을 수 있을까요??
소스랑 드레인이 모두 한줄로 연결되어 있는데 특정 비트값을 어떻게 읽나요?
낸드플래시는 지금 메모리소자 시리즈에서 추후에 작동방식을 설명할 예정입니다. 기대해주세요 : )
기대됩니다~~ 메모리소자 시리즈 넘 좋아요!!
안녕하세요, 바쁜직장인 Jeremy 입니다. 직렬로 연결된 NAND Flash의 경우 PGM(Program)된 상태에 따라 Vth 차이가 생기게 됩니다. 각 WL(Control Gate)에 입력되는 바이어스 크기(Voltage 크기)를 조절하면 PGM과 ERS(Erase) 상태를 구분할 수 있습니다. 참고로 MLC/TLC/QLC 등에서는 Trap 되는 전자의 갯수에 따라 Vth 차이가 다르게 되는 점을 이용하는 것입니다.
너는 알고 얘기하는거지?
네 : )