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超級感謝，本人長期在成熟製程廠工作，看到這個介紹才了解到先進製程技術門檻有多高
希望有幫助到你~到先進製程真得是非常複雜光罩從以前20幾張到現在已經50~60張了
自己碩論就是用high k的，雖然它們有較高介電常數，但能隙卻比較低，HfO2的能隙只有5.3但SiO2有9.7，在“相同厚度”下抵抗漏電的能力其實比SiO2低，所以high k其實要增加厚度來減少漏電流，可以簡單理解成增加電阻值，但電容值會跟著降低，因此得在其中取得平衡。
謝謝專家補充🤩
HfO2 下面會多一個SiO2 Interlayer
錯了吧 MOS電流公式是要增加電容需要降gate ox厚度但降了漏電NG所以引進了High K可以墊厚防漏電
說明得很清楚, 給你一個讚, 不過建議要小心洩密問題, 畢竟很多製程技術會牽涉到一些半導體廠商的專利, 半導體技術現在很敏感, 每個國家都想要學, 而TH-cam是一個全球公開的平台
謝謝你的提醒😊影片裡面的當然都是沒有涉及PIM的機密我才敢跟大家分享唷
太讚了 很詳細有內涵 多說些相關題材🎉
😊好的
非常詳細的說明 給你一個讚
超讚，真正專業的來了
學長太強了！
期待3D封裝的講解，3D封裝技術真的可以解決功耗、電路佈局等問題，應用在記憶體以外上面的表現是非常重要的。
本週上片 先進封裝的部分
學長好，小弟還在GG的時候在RTA，看到您這支影片複習一遍，真的講很好 ! 感謝辛苦製作影片 !
謝謝你🙏
感謝精闢的解說! 對於正在學習相關知識的我非常受用!!
謝謝你的喜歡🤗
真的分享得很仔細，期待下次可以分享有關半導體測試內容流程CP
下半年會有CP FT測試流程、測試內容跟專業術語的影片😄
FinFET做的真正主要目的不是為了提升effective width，而是為了繼續微縮，做出更短通道元件，必須要提升gate對通道的控制能力，所以需要多閘極結構，進而演變成目前的GAA，FinFET其實真正發明人是日本人，下次可以講GAA元件，或是CFET
😊
寶藏講解
超精闢的講解! 目前碩一正在學習半導體製程，感謝分享
希望有幫助到你😎
@@lesterhuang1991 獲益良多，期待其他分享~
天才
非常仔細的知識教學影片
😀
謝謝萊斯特精彩的解說。想請問同樣是double patterning的製程，為何在finfet用”sidewall image transfer”，到了metal要用兩張光罩？我想這兩種製程應該有各自的優缺點，成本也不盡相同，如何決定在哪個layer用哪種double patterning的製程呢？
您好，要考慮製程的相容性通常後段metal 不會出現SiN, poly silicon 這些film所以用兩張光罩去曝光比較合適
滿滿乾貨！敲碗想聽投票19%的半導體測試
收到🫡，之後會跟大家介紹IC測試CP,FT的測試流程內容跟專有名詞的部分，謝謝大哥的支持🤗
敲碗+1 尤其是進入先進封裝後 這麼複雜很好奇到底要怎樣測啊😅
Lester 不得了請問Finfet 通常用哪一到implant or process 做出corner lot呢
很讚👍
為什麼您可以這麼厲害！！
沒有😂
謝謝！
雖然省略很多細節 不過台積的N5 Flow確實大致上是這樣的沒錯 沒想到連EPI跟HKMG都有....
至少到N2之前大概都是這樣
总结整理的非常到位诶。。不知道这个PPT是否可以share。
很想聽半導體測試，但投票只有19%😂😂 因為遇到山友是在瑞昱工作，電機背景 他在做test 部門工作。所以感到好奇。有沒有機會跳槽
投票的那些主題都會在之後的影片做介紹😀
謝謝支持😃
太專業了
問 為何 10:08長出 SiN跟 Poly層後又要把它們磨掉只剩下最下面的Poly層？ 覺得多此一舉，不知是圖有畫錯？或是什麼特別原因
因為沉積上去的薄膜會繼承底層Fin一根一根突起的形貌，所以就必須要先長完之後藉由CMP跟etch back把凸起來的形貌給弄掉，弄掉之後再重新長一次hard mask
@@lesterhuang1991 (我是照著影片中的圖的順序理解及詢問) 那請問為何10:11長的東西在10:18幾乎被磨掉了，為何不一開始長一層Poly後把因為Fin而凸起來的部分磨掉之後再長10:23的那些hard mask呢?
@@ejliao7565 不行唷，因為CMP要有stop layer, 通常是SiN, 所以不能直接長Poly silicon 就磨掉，而且厚度不夠的話，直接做CMP的話，應力會造成底下的Fin可能會peeling
好屌
痾老哥的片被盜去B站了
謝謝告知，沒關係的😊
為什麼你這麼強?
跪求CoWoS-S CoWoS-L InFo 2.5D與3DIC Process flow
本週上片
好厲害! 請問process flow是用什麼畫的?.ppt嗎?
對唷，是簡報軟體畫出來的
可以解釋一下台積電finfet的fw的計算公式由來？結合剖面圖理解不了😂
好嘞👌
Hello，你说的线宽其实是指pitch对吗？😅
Critical dimension
你的影片被轉到bilibili了
謝謝你的告知😁
S/D 應該是用Insitu doping EPI不是用imp哦
一開始device 還沒tuning 到位確實是需要SD imp等到後續越來越多優化BKM後可以cost down 拿掉唷😃
許願奈米壓印技術講解。
OCD路过
身為前台積3nm製程整合，我想問老歌你不怕pip嗎有夠詳細欸
不好意思😅請問哪一段有踩到台積的機密？這些理論基礎論文期刊都有好嗎？還是double patterning是台積電的機密😂請不要把台積電用在廠內那套管奴才的爛制度拿來現實社會😊再者這支影片已經上片四個月了按照台積電公關處理速度這麼快這支影片如果洩密洩光光還能留到現在🥺
Thanks
許願矽光子技術講解～
矽光子我真的不熟🫣
請問有機會介紹SADP嗎 ？
SADP SARP之後一起做在short 裡面講～
想聽EUV
大佬牛逼FinFET layout也教一下
收到🫡
學習了
畫得真好 比很多論文還好
謝謝😊
台GG買下去就對了
沒錯👍跟著AI應用大噴發💰
這個沒有pip的疑慮嗎?
謝謝提醒，我不是傻子怎麼可能拿神山技術機密在公開平台上面講，這些技術在公開的教科書、期刊論文、專利都有描述到，我是不知道什麼這些學術理論基礎也變成是神山的機密？
@@lesterhuang1991 沒有就好呀 我也只是疑問而已 不用緊張~
想聽GAA
FDSOI不只GF在使用喔
GF主力是SOI當然其他foundry也有SOI但是都是小量唷
@@lesterhuang1991其實SOI家族RFSOI M/S 遠大於 FDSOI
@@lesterhuang1991三星也有歐 三星有用FinFET去跟GF互換FDX技術
想知道CP test >
預計七八月製作上片
不是用手磨一磨就出來了？
中國祖傳3奈米工藝😂
有神快拜
9年前講FinFET還算新，現在講太晚了吧。現在要講3D IC bonding process。
主要是講給沒碰過的人聽，並不是要講什麼很厲害的新技術，謝謝😊
@@lesterhuang1991 目前正在學電子學的大學生路過，受益良多，謝謝您的分享讓我知道學電子學還是有點用處的
@@jayhuang4854 謝謝你的支持😀
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超級感謝，本人長期在成熟製程廠工作，看到這個介紹才了解到先進製程技術門檻有多高
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到先進製程真得是非常複雜
光罩從以前20幾張到現在已經50~60張了
自己碩論就是用high k的，雖然它們有較高介電常數，但能隙卻比較低，HfO2的能隙只有5.3但SiO2有9.7，在“相同厚度”下抵抗漏電的能力其實比SiO2低，所以high k其實要增加厚度來減少漏電流，可以簡單理解成增加電阻值，但電容值會跟著降低，因此得在其中取得平衡。
謝謝專家補充🤩
HfO2 下面會多一個SiO2 Interlayer
錯了吧 MOS電流公式是要增加電容需要降gate ox厚度但降了漏電NG所以引進了High K可以墊厚防漏電
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@@lesterhuang1991 目前正在學電子學的大學生路過，受益良多，謝謝您的分享讓我知道學電子學還是有點用處的
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