Xilinx Vivado to Design NOT, NAND, NOR Gates.

แชร์
ฝัง
  • เผยแพร่เมื่อ 27 ส.ค. 2024
  • This video demonstrates the use of Xilinx Vivado to design digital circuits using Verilog HDL.

ความคิดเห็น • 23

  • @kandagaddalavenkatakiransu5715
    @kandagaddalavenkatakiransu5715 8 หลายเดือนก่อน +4

    his way of explaining is awesome ! the way he say's what to do step by step is so nice helps u learn in no time, one of the most under rated video 😤😤😤😤

  • @manognareddydommata7212
    @manognareddydommata7212 10 วันที่ผ่านมา +1

    The run simulation is giving not responding and asking to close the progress.....
    How to slove this...?

  • @ylakshmichandra9181
    @ylakshmichandra9181 7 หลายเดือนก่อน +2

    I am getting this error in vivado software "ERROR: [Common 17-39] 'launch_simulation' failed due to earlier errors."

  • @dhanushbenbenjohndavid9931
    @dhanushbenbenjohndavid9931 6 หลายเดือนก่อน +2

    how i generate verilog code using bloks like and,or gates etc..

    • @dr.hariprasadnaikbhattu
      @dr.hariprasadnaikbhattu  5 หลายเดือนก่อน +1

      Hi, what I have shown is writing verilog HDL code for any design then convert it to block level

  • @edification_4all
    @edification_4all ปีที่แล้ว +1

    good initiative sir

  • @hassambinhassan4446
    @hassambinhassan4446 3 หลายเดือนก่อน +1

    sir what is the 11th video in this playlist? mistakenly added?

  • @HimanshuKumar-rc9oq
    @HimanshuKumar-rc9oq 4 หลายเดือนก่อน +1

    Not able to install vivado it install upto some initial stages then starts from 0 showing repeated download error how to install

    • @dr.hariprasadnaikbhattu
      @dr.hariprasadnaikbhattu  4 หลายเดือนก่อน +1

      Download the copy of Vivado by registering. It works

    • @HimanshuKumar-rc9oq
      @HimanshuKumar-rc9oq 4 หลายเดือนก่อน

      I have tried not working share entire process

    • @HimanshuKumar-rc9oq
      @HimanshuKumar-rc9oq 4 หลายเดือนก่อน

      One or more files failed to download

  • @manendra-uh2gz
    @manendra-uh2gz 10 หลายเดือนก่อน +1

    sir my output is stuck at z dont care condition, i dont know why

    • @dr.hariprasadnaikbhattu
      @dr.hariprasadnaikbhattu  10 หลายเดือนก่อน +1

      May be any of the line is floating. Check once

    • @manendra-uh2gz
      @manendra-uh2gz 10 หลายเดือนก่อน

      issue solved thanks@@dr.hariprasadnaikbhattu

  • @animal.lover3463
    @animal.lover3463 ปีที่แล้ว +1

    Tq sir

  • @subhajitmahanta6974
    @subhajitmahanta6974 6 หลายเดือนก่อน +1

    more videos