안녕하세요 영상 정말 잘 봤습니다! 궁금한게 하나 생겼는데, 11:45 에서 Bl: Vdd/2 , Vc: 0 , Wl: 1 인경우 커패시터가 충전이 되면서 Vc가 Vdd/2가 되는거 아닌가요?? Bl: Vdd, Vc:0, Wl: 1 일때 Vc가 충전되면서 Vc: Vdd가 되는거랑 어떤 차이가 있는건지 모르겠습니다. 이게 아마 Cb 때문인것 같은데, 잘 이해가 안갑니다ㅠ
20:20 DRAM의 읽기 과정에서 1이 0이 될 수도 있다고 하셨는데, 1이 저장되어있을 때 S/A가 없다는 가정하에 읽기 동작을 한다면 Vc와 BL 전압이 0.5이상 1 Vdd 미만이 되는걸로 이해했는데 0.5~1이어도 디지털 특성상 특정 이상 전압이 아니라서 0이라고 판단하는건가요? 잘 모르겠어서 질문 드립니다.
DRAM이 실제로는 BL,WL에 쭈욱 연결되어있는 형태잖아요. 하나의 BL에는 일정한 Voltage가 흐를텐데 어떻게 각각의 DRAM에 각기다른 voltage가 들어갈 수 있나요? (정보 저장할 때 BL에서 DRAM에 주어지는 voltage에따라 저장되는 값이 달라지니까)
안녕하세요. 말씀하신대로 SRAM이나 FLASH의 경우는 DRAM과 다르게 Refresh가 필요 없습니다. 왜냐하면 DRAM의 경우는 Capacitor를 사용하는데 여기서 생기는 Leakage때문에 반드시 Refresh가 필요합니다. (Dynamic RAM으로 불리는 이유이기도 합니다.) 하지만 SRAM의 경우 Node를 저장 공간으로 사용하는데, 6T SRAM 구조에서 저장되는 Node가 NMOS 혹은 PMOS에 의해 GND나 VDD와 연결되게 됩니다. 이 때문에 Static RAM이라고 부르는 것입니다. 또한 FLASH의 경우는 전자를 어떤 공간에 가두어두기 때문에 Refresh가 필요 없게 됩니다. 제가 알기론 FLASH에 저장된 전자는 약 10년정도는 보존될수 있다고 합니다. 질문하신 S/A의 경우는 메모리에서 signal을 증폭(Strong하게 만드는)합니다. 다만 DRAM에서는 Leakage때문에 Refresh 동작이 필요하고 이것을 S/A가 자동으로 수행하도록 회로가 설계되어 있습니다.
안녕하세요, 바쁜직장인 Jeremy입니다. BL이 Vdd/2를 유지하는 것은 대기상태에서 해당 전압으로 Pre-charge 되어있기 때문입니다. Writing을 할 때에는 쓰기 동작에 필요한 전압을 인가하게 됩니다. 회로적으로 조금 더 자세히 말해보면, BL에 Pre-charge(Vdd/2)를 하기 위한 path가 있고, 쓰기 동작을 위한 path가 따로 있습니다. 다른 부분이 궁금하시다면 추가로 댓글 남겨 주세요.
안녕하세요, 바쁜직장인 Jeremy입니다. 첨언하자면 BL을 Vdd로 두면 0을 Read 할 때 BL이 Vdd에서 0 으로 떨어지는데 걸리는 시간이 Vdd/2에서 0으로 떨어지는데 걸리는 시간보다 길어집니다. 반대로 BL을 0으로 두면 1을 Read할 때 걸리는 시간이 길어지겠죠? 그래서 BL은 Vdd/2로 유지하는 것이 Performance 측면에서 유리합니다.
![[반도체 소자] DRAM 동작원리](/img/n.gif)
잘보고갑니다 감사합니다.
항상 감사합니다.
refresh와 restore에 대해서도 설명해주실 수 있나요
dram read 원리가 궁금했느데 영상 감사합니다.
감사합니다!
감사합니다^^
안녕하세요 영상 정말 잘 봤습니다! 궁금한게 하나 생겼는데, 11:45 에서 Bl: Vdd/2 , Vc: 0 , Wl: 1 인경우 커패시터가 충전이 되면서 Vc가 Vdd/2가 되는거 아닌가요?? Bl: Vdd, Vc:0, Wl: 1 일때 Vc가 충전되면서 Vc: Vdd가 되는거랑 어떤 차이가 있는건지 모르겠습니다. 이게 아마 Cb 때문인것 같은데, 잘 이해가 안갑니다ㅠ
15:40 읽기 과정에서 정보손실을 말씀하시는 건 그래프에서 S/A가 동작하기직전 저장소 전압인 Vc변화를 말씀하시는건가요?
20:20 DRAM의 읽기 과정에서 1이 0이 될 수도 있다고 하셨는데, 1이 저장되어있을 때 S/A가 없다는 가정하에 읽기 동작을 한다면 Vc와 BL 전압이 0.5이상 1 Vdd 미만이 되는걸로 이해했는데 0.5~1이어도 디지털 특성상 특정 이상 전압이 아니라서 0이라고 판단하는건가요? 잘 모르겠어서 질문 드립니다.
DRAM이 실제로는 BL,WL에 쭈욱 연결되어있는 형태잖아요.
하나의 BL에는 일정한 Voltage가 흐를텐데 어떻게 각각의 DRAM에 각기다른 voltage가 들어갈 수 있나요?
(정보 저장할 때 BL에서 DRAM에 주어지는 voltage에따라 저장되는 값이 달라지니까)
각기 각각의 Cell에 각기 다른 V 인가가 가능한지 물어보시는거 같은데 WL이 ON 되어있는 Cell에만 전류가 흐르기 때문에 원하는 위치에 Cell 만 충전 시킬 수 있습니다. Decoder를 이용한 위치 설정이라고 보시면 될것 같습니다.
쓰기 동작을 할 때 WL과 BL에 걸리는 Vdd 값은 동일한가요?
정보 감사합니다. S/A가 refresh 목적으로 사용된다고 하셨는데, SRAM이나 Flash 혹은 PRAM같은 메모리에서는 refresh가 필요없다고 알고 있는데 S/A가 각각의 메모리마다 다른 동작을 하는건가요?
한 줄당 하나씩 S/A가 있어서 하나의 S/A가 한줄의 메모리셀을 관리합니다.
안녕하세요. 말씀하신대로 SRAM이나 FLASH의 경우는 DRAM과 다르게 Refresh가 필요 없습니다. 왜냐하면 DRAM의 경우는 Capacitor를 사용하는데 여기서 생기는 Leakage때문에 반드시 Refresh가 필요합니다. (Dynamic RAM으로 불리는 이유이기도 합니다.) 하지만 SRAM의 경우 Node를 저장 공간으로 사용하는데, 6T SRAM 구조에서 저장되는 Node가 NMOS 혹은 PMOS에 의해 GND나 VDD와 연결되게 됩니다. 이 때문에 Static RAM이라고 부르는 것입니다. 또한 FLASH의 경우는 전자를 어떤 공간에 가두어두기 때문에 Refresh가 필요 없게 됩니다. 제가 알기론 FLASH에 저장된 전자는 약 10년정도는 보존될수 있다고 합니다.
질문하신 S/A의 경우는 메모리에서 signal을 증폭(Strong하게 만드는)합니다. 다만 DRAM에서는 Leakage때문에 Refresh 동작이 필요하고 이것을 S/A가 자동으로 수행하도록 회로가 설계되어 있습니다.
Writing을 해줄때, BL 에서 Cap 쪽으로 전류가 흐르면서 Vc 가 0 -> 1V가 된다고 하셨는데,
Vbl = 1/2 V 보다 높은 값을 갖을 수 가 있나요~?
안녕하세요, 바쁜직장인 Jeremy입니다. BL이 Vdd/2를 유지하는 것은 대기상태에서 해당 전압으로 Pre-charge 되어있기 때문입니다. Writing을 할 때에는 쓰기 동작에 필요한 전압을 인가하게 됩니다. 회로적으로 조금 더 자세히 말해보면, BL에 Pre-charge(Vdd/2)를 하기 위한 path가 있고, 쓰기 동작을 위한 path가 따로 있습니다. 다른 부분이 궁금하시다면 추가로 댓글 남겨 주세요.
그 BL에 Pre-charge를 주는 회로는 뭐라 검색해야 나오나요???
Vdd/2가 대기전압이고 Vdd가 동작전압인가요??
네 일단은 그렇게 보시면 됩니다 : )
BL은 왜 늘 Vdd/2로 두는 이유가 ㅁ ㅓㅇ까요?
그래야 다음 메모리를 작성할 준비가 되니까요 : )
5분대기신호라고 보면 되겟네용
안녕하세요, 바쁜직장인 Jeremy입니다. 첨언하자면 BL을 Vdd로 두면 0을 Read 할 때 BL이 Vdd에서 0 으로 떨어지는데 걸리는 시간이 Vdd/2에서 0으로 떨어지는데 걸리는 시간보다 길어집니다. 반대로 BL을 0으로 두면 1을 Read할 때 걸리는 시간이 길어지겠죠? 그래서 BL은 Vdd/2로 유지하는 것이 Performance 측면에서 유리합니다.
@@바쁜직장인 선생님 BL bar는 왜 항상 0.5 Vdd로 유자되는지 궁금헤요. 말그대로 bit line bar 면 bitline이랑 반대가 되어야할텐데... 차지 쉐어링할때 비트라인은 증가하는데 왜 빗라인 바는 감소하는지 궁금해요!