Лекция №3 "Языки описания аппаратуры, часть 2"

Добро пожаловать на курс лекций "FPGA для начинающих".
На третьей лекции мы более подробно поговорим про язык SystemVerilog. А также научимся писать базовые RTL-модули.
План лекции:
- Разбор синтезируемых конструкций SystemVerilog
- Примеры модулей (мультиплексор, демультиплексор, выделитель фронта, RAM, FIFO, FSM)
- Основные несинтезируемые конструкции SystemVerilog (работа со временем, функции и таски, очереди и mailbox)
Слайды:
github.com/stc...
Модули, рассмотренные на лекции:
github.com/stc...
Вебинар-версия лекции с вопросами/ответами в комментариях и живым общением после лекции на Twitch:
/ 624797615
Страница курса:
metrotek.cente...

[@pacckat]

Спасибо большое за лекцию! Очень насыщенное видео оказалось, приходится несколько раз смотреть. Когда первый раз смотрел, то осилил только 50 минут, а последние 10 минут стал досматривать на следующий день, слишком много нового оказалось для меня, голова просто отказывалась воспринимать информацию ))

[@b213videoz]

Чего так? Одно из лучших обьяснений что можно найти, все четко и ясно

[@user-ey4qp4mq4q]

Отличная лекция! Спасибо

[@golyakoff]

Больше спасибо, бесценный материал!

[@АлексейАндреевич-ж2ж]

Очень годно, руки чешутся заказать себе борду с алишки, хочу запустить LSU блок от лазерного принтера, там нужно разворачивать пиксельную строчку с большой частотой. С помощью МК не могу решить не хватает скорости.

[@pacckat]

Я не понял следующего момента, почему при использования параметра во входных данных нужно вычитать единицу? Или это сделано только для демонстрации?

[@pacckat]

Ан нет, понял, это же указание разрядности, а первый разряд это 0, поэтому приходится вычитать единицы ))

[@radio-86rk]

8:58. получается, собрать RS-триггер на двух элементах "2И-НЕ" нельзя?

[@ПётрГригорьев-т1ь]

Спасибо за лекцию! Большая нудятина.