Half Adder implementation in Verilog | Dataflow Modeling | Xilinx ISE

แชร์
ฝัง
  • เผยแพร่เมื่อ 3 ม.ค. 2025

ความคิดเห็น • 4

  • @divyashah8197
    @divyashah8197 2 ปีที่แล้ว +1

    Amazing explanation 🔥

  • @coding_vlsi_vietnam
    @coding_vlsi_vietnam 2 ปีที่แล้ว +1

    very helpfull but i wonder you need to create more more videos. It 's amazing channel my friend =))

    • @electronicgeek7238
      @electronicgeek7238  2 ปีที่แล้ว

      Glad to know, you liked
      Thanks, do keep supporting!