ไม่สามารถเล่นวิดีโอนี้
ขออภัยในความไม่สะดวก

Inverter - 1 - CMOS Inverter Construction

แชร์
ฝัง
  • เผยแพร่เมื่อ 17 ส.ค. 2024
  • Inverter - 1 - CMOS Inverter Construction

ความคิดเห็น • 19

  • @sayanbaidya9724
    @sayanbaidya9724 2 หลายเดือนก่อน +3

    Anyone struggling to find the VDD/2 concept can refer the Inverter 12 - Nmos Transistor ON resistance and Inverter 13 - Elmore delay lectures

  • @jayparekh9768
    @jayparekh9768 5 หลายเดือนก่อน

    The way he explained that NMOS should be used in PDN and PMOS should be used in PUN was commendable.

  • @socialogic9777
    @socialogic9777 2 ปีที่แล้ว +5

    When did we come across the concept - discharge from Vdd to Vdd/2 for delay purposes? Also, in which lecture equivalent RC model was discussed?

    • @ParminderKaur-zm4kw
      @ParminderKaur-zm4kw 2 ปีที่แล้ว +2

      Yea, sir please always upload all the content.

    • @adeddy8138
      @adeddy8138 2 ปีที่แล้ว +1

      Yeah i agree I am totally confused in here ? Partially understanding everything

    • @socialogic9777
      @socialogic9777 2 ปีที่แล้ว

      @@adeddy8138 th-cam.com/video/j9kMj0Yr6_Y/w-d-xo.html
      This is the missing lecture, the first 27 minutes

  • @heyitsmea8883
    @heyitsmea8883 9 หลายเดือนก่อน +1

    When pmos discharging why vgs=-vc(t) didn’t get plz explain

  • @adeddy8138
    @adeddy8138 2 ปีที่แล้ว +1

    I think some transistor capacitance videos are missing i am not understanding the vdd/2 concept ,and equivalent rc model and when did module 3 came from jumping from module1

  • @adeddy8138
    @adeddy8138 2 ปีที่แล้ว +3

    I am totally confused in here ? Partially understanding everything when the concept of vdd/2 for delay purposes taught and when was equivalent rc model taught i did not came accross something like that plzzz upload the videos if anything is missed

  • @socialogic9777
    @socialogic9777 2 ปีที่แล้ว +2

    Why do we think in terms of NAND-NOR logic in CMOS?

    • @VLSI260
      @VLSI260 8 หลายเดือนก่อน

      Because they are good at switching time and power consumptions and their logic efforts are less

  • @ajiths1689
    @ajiths1689 2 ปีที่แล้ว +1

    i did not understand the expression for charging ..please someone could you explain...

    • @ajiths1689
      @ajiths1689 2 ปีที่แล้ว +1

      understand hopefully

    • @anonymousinfinido2540
      @anonymousinfinido2540 11 หลายเดือนก่อน

      ​@@ajiths1689did you understand?

  • @gayatri5397
    @gayatri5397 ปีที่แล้ว

    Sir why is Vdd negative for PMOS charging?

    • @akashekhar
      @akashekhar ปีที่แล้ว

      Revisit device physics. In pmos, channel is formed when gate voltage is lower than threshold voltage.

    • @VLSI260
      @VLSI260 8 หลายเดือนก่อน

      Yes

    • @silverfox7011
      @silverfox7011 2 วันที่ผ่านมา

      @@akashekhar and why it is not vgs(t)=vdd-vc(t)