Xilinx ISE : Simuler en écrivant un banc de tests en VHDL (testbench VHDL)

La vidéo précédente proposait de réaliser l'ensemble de la simulation sous ISim : création des vecteurs de test et simulation.
Pour plus de souplesse et même si cela paraît plus compliqué au premier abord, il est en réalité beaucoup plus commode de séparer ce processus en 2 étapes où la première consiste à décrire les signaux de test avec le langage VHDL et la seconde à simuler l'élément à tester avec les stimulii décrits dans le banc de test VHDL.

[@dominiquetricault3406]

Ancien formateur dans le domaine des onde électromagnétique et le radar ,maintenant à la retraite je doit avouer que je prend plaisir à regarder vos vidéo( surtout sur les Arduino et la simulation ).Je part du principe que la connaissance doit être accessible à tout le monde de toute catégorie professionnel et toute "classe confondue".

[@thierrymelmet3813]

3 vidéos en même temps, Bravo :)

[@EricPeronnin]

Oui 😁
Un après midi tranquille à la maison. Et surtout de la vidéo sur du logiciel, ce qui est toujours plus rapide à préparer. Enfin tout n'est pas nouveau...

[@patricktuchais7596]

Fabuleux! Merci!

[@EricPeronnin]

Merci Patrick.

[@anouarbest7956]

monsieur
j'espere que vous allez bien
s'il vous plait
je voudrais un logociel xilix