Hướng dẫn mô phỏng Modelsim chi tiết || Coding VietNam
ฝัง
- เผยแพร่เมื่อ 16 ก.ย. 2024
- ➤ We freelance about code verilog , VHDL , system verilog , UVM model , FPGA , ASIC: / dạy-làm-Đồ-án-Điện-...
➤ Become a VIP member to learn many verilog courses with mentor
/ @coding_vlsi_vietnam
➤ SUBSCRIBE TO GET MORE AND MORE VIDEOS.
➤ Visit facebook : / dạy-làm-Đồ-án-Điện-...
xin chao cảm on dã chia sẽ video Hướng dẫn mô phỏng Modelsim chi tiết || Coding VietNam
Cảm ơn bạn đã chia sẻ video mô phỏng Modelsim rất chi tiết, chúc bạn ngày mới vui vẻ và thành công hơn nữa, luôn ủng hộ bạn.
cám ơn anh đã chia sẻ. chúc anh và gia đình cuối tuần vui vẻ luôn nha
Chia sẻ hay và hữu ích lắm bạn nhé ❤👍
Chào bạn ! Video hướng dẫn modelsim thật là chi tiết . Video tải lên hay lắm Chúc bạn sức khỏe và thành công nhé
Đã ib bạn này lm đồ án nhiều lần. Rất là uy tín nhé
hay lắm anh ơi
Chào anh chắc bữa nào nhờ anh Sài vi tính căn bản quá chúc anh buổi trưa vui vẻ.
Ung hộ bạn
Chào a, em dùng tool flatform designer để generate testbench thì gặp lỗi này ạ "Error: Computer_Slave_0: Computer_Slave does not support generation for Verilog Simulation. Generation is available for: Quartus Synthesis.". Computer_Slave là module em thêm vào hệ thống để mô phỏng, em thêm module nào khác cũng gặp lỗi như v. Sửa sao v a. Cảm ơn anh nhiều ạ.
Anh ơi giúp em xử lý lỗi này trên modelsim với ạ. khi chạy thử testbench em bị lỗi như này # ** UI-Msg: (vish-4014) No objects found matching '/tb_basiccircuit/*'. trước đó compile các file đúng hết rồi ạ.
Bạn ib fanpage nha. Sẽ có người xem cho bạn
facebook.com/Dạy-Làm-Đồ-Án-Điện-Tử-112108873558518/
Chào anh chắc bữa nào nhờ anh Sài vi tính căn bản quá chúc anh buổi trưa vui vẻ.