Semi Design
Semi Design
  • 431
  • 746 786

วีดีโอ

SoC Design & Verification Program From New Year 2025
มุมมอง 13521 วันที่ผ่านมา
🎉 Kickstart Your New Year with SoC Design & Verification Expertise! 🎉 New Year, New Skills, New Opportunities! 🚀 We are thrilled to announce the New Year Batch of our flagship 10-Week SoC Design & Verification Program-an online, industry-driven training designed to help you build your career in semiconductors. Know More About This Program In Just Seconds: lnkd.in/dry7JzD 🌟 Why Join This Program...
New Era of Transistors In Semiconductors
มุมมอง 9121 วันที่ผ่านมา
🌟 The New Era of Transistors in 3D Chips | Revolutionizing Semiconductors 🌟 Welcome to the future of semiconductor technology! In this video, we explore the new era of transistors and their transformative role in 3D chip designs. 📌 Key Topics Covered: 🔹 What are 3D chips? 🔹 The evolution from planar transistors to 3D structures 🔹 Benefits of 3D transistors in performance and power efficiency 🔹 ...
Adder SystemVerilog | Design & Verification Training
มุมมอง 26121 วันที่ผ่านมา
🚀 SystemVerilog Adder Implementation Tutorial In this video, we dive into the implementation of an adder using SystemVerilog, a powerful hardware description and verification language. Whether you're preparing for semiconductor job interviews or looking to enhance your hardware design skills, this tutorial will help you: ✔️ Understand adder design concepts ✔️ Write and simulate SystemVerilog co...
Master SystemVerilog Randomization | Comprehensive Guide
มุมมอง 15321 วันที่ผ่านมา
Master SystemVerilog Randomization | Comprehensive Guide Description: Unlock the power of SystemVerilog Randomization with this comprehensive guide! In this video, we cover: ✅ What is randomization in SystemVerilog? ✅ Randomization techniques for verification. ✅ Constraints and constraint solving. ✅ Practical examples of random variables. ✅ Debugging randomization issues. Enhance your verificat...
SystemVerilog Randomization Part 2
มุมมอง 12728 วันที่ผ่านมา
Discover why randomization in SystemVerilog is a game-changer for modern verification. Learn how constrained randomization helps create robust, efficient test environments to uncover edge cases and enhance coverage. Perfect for beginners and verification enthusiasts! Don't forget to like, share, and subscribe for more insights. #SystemVerilog #Randomization #Verification
SystemVerilog Randomization Part 1
มุมมอง 337หลายเดือนก่อน
TH-cam Description: Unlock the power of randomization in SystemVerilog! 🎲 In this video, we dive deep into constrained randomization, randomize() method, and constraint-solving techniques to simplify your verification process. Learn how SystemVerilog helps you create efficient and reusable testbenches by generating dynamic and unpredictable stimulus. 💡 Key Topics Covered: • Basics of Randomizat...
Advanced Verification Workshop Session 1 - #systemverilog #vlsitraining @SemiDesign
มุมมอง 5822 หลายเดือนก่อน
Advanced Verification Workshop Session 1 - #systemverilog #vlsitraining @SemiDesign
Systemverilog Coverage & Assertion Verification @SemiDesign
มุมมอง 6352 หลายเดือนก่อน
Systemverilog Coverage & Assertion Verification @SemiDesign
Verilog HDL - Coding Tips #vlsitraining #vlsidesign #verilog #semiconductor
มุมมอง 4973 หลายเดือนก่อน
Verilog HDL - Coding Tips #vlsitraining #vlsidesign #verilog #semiconductor
Mock Interview - Digital Electronics #vlsi #vlsitraining #vlsidesign #digitalelectronics
มุมมอง 5703 หลายเดือนก่อน
Mock Interview - Digital Electronics #vlsi #vlsitraining #vlsidesign #digitalelectronics
System Verilog - VLSI Training institution
มุมมอง 6773 หลายเดือนก่อน
System Verilog - VLSI Training institution
GITHUB & Resume Guide - Top VLSI Institution
มุมมอง 4103 หลายเดือนก่อน
GITHUB & Resume Guide - Top VLSI Institution
ASIC Design & Verification - Job oriented Program Live sessions | Top VLSI Institution @SemiDesign
มุมมอง 3814 หลายเดือนก่อน
ASIC Design & Verification - Job oriented Program Live sessions | Top VLSI Institution @SemiDesign
ASIC Design & Verification Job Oriented Program Session 1 #vlsi #semiconductor #technology #fpga
มุมมอง 9814 หลายเดือนก่อน
ASIC Design & Verification Job Oriented Program Session 1 #vlsi #semiconductor #technology #fpga
AMBA APB CODE | #VLSI Training & Projects #systemverilog #uvm #semiconductorindustry
มุมมอง 1.6K5 หลายเดือนก่อน
AMBA APB CODE | #VLSI Training & Projects #systemverilog #uvm #semiconductorindustry
VLSI Protocols Workshop | i2c Protocol Code Explanation
มุมมอง 1.1K5 หลายเดือนก่อน
VLSI Protocols Workshop | i2c Protocol Code Explanation
VLSI PROTOCOLS WORKSHOP | #vlsi #workshop #semiconductor #systemverilog #uvm #verilog #verification
มุมมอง 3336 หลายเดือนก่อน
VLSI PROTOCOLS WORKSHOP | #vlsi #workshop #semiconductor #systemverilog #uvm #verilog #verification
PCIE Protocol - Session 1
มุมมอง 4.7K6 หลายเดือนก่อน
PCIE Protocol - Session 1
PCIe Protocol Demo Session #pcie #pcie4 #vlsi #vlsitraining
มุมมอง 2.8K6 หลายเดือนก่อน
PCIe Protocol Demo Session #pcie #pcie4 #vlsi #vlsitraining
APB Protocol From Scratch Part 4 | Protocols Basics | #vlsi #vlsitraining #verilog
มุมมอง 1.1K7 หลายเดือนก่อน
APB Protocol From Scratch Part 4 | Protocols Basics | #vlsi #vlsitraining #verilog
APB Protocol From Scratch Part 3 | Protocols Basics | #vlsi #vlsitraining #verilog
มุมมอง 9597 หลายเดือนก่อน
APB Protocol From Scratch Part 3 | Protocols Basics | #vlsi #vlsitraining #verilog
APB Protocol From Scratch Part 2 | Protocols Basics | #vlsi #vlsitraining #verilog
มุมมอง 1.4K7 หลายเดือนก่อน
APB Protocol From Scratch Part 2 | Protocols Basics | #vlsi #vlsitraining #verilog
APB Protocol From Scratch Part 1| Protocols Basics | #vlsi #vlsitraining #verilog
มุมมอง 4.8K7 หลายเดือนก่อน
APB Protocol From Scratch Part 1| Protocols Basics | #vlsi #vlsitraining #verilog
AXI Protocol Basics | Prepare For VLSI Industry | Join Our Advance Verification Program
มุมมอง 3.8K7 หลายเดือนก่อน
AXI Protocol Basics | Prepare For VLSI Industry | Join Our Advance Verification Program
SystemVerilog Assertions From Scratch | Crack VLSI Interview #vlsi
มุมมอง 3.6K7 หลายเดือนก่อน
SystemVerilog Assertions From Scratch | Crack VLSI Interview #vlsi
SystemVerilog Basics From Scratch Part 2
มุมมอง 5627 หลายเดือนก่อน
SystemVerilog Basics From Scratch Part 2
SystemVerilog Basics From Scratch Part 1
มุมมอง 8337 หลายเดือนก่อน
SystemVerilog Basics From Scratch Part 1
Advantages Of UVM Over SystemVerilog
มุมมอง 4617 หลายเดือนก่อน
Advantages Of UVM Over SystemVerilog
FIFO Coverage SystemVerilog
มุมมอง 9287 หลายเดือนก่อน
FIFO Coverage SystemVerilog

ความคิดเห็น

  • @vaishalibansal4520
    @vaishalibansal4520 2 วันที่ผ่านมา

    hi could you please share the notes pdf

  • @ShiratoHana
    @ShiratoHana 9 วันที่ผ่านมา

    CPU is dead

  • @veloraptor4094
    @veloraptor4094 9 วันที่ผ่านมา

    Welcome to popcorn ! Where is profile for reballing ? LoL

  • @Pit-Sirikos
    @Pit-Sirikos 9 วันที่ผ่านมา

    Thats what happens, when you let ai generate a clip out of trash video snipets, zero logic. first he remove a cpu from a burned mainboard. without that info, no one will understand why.

  • @jialvarez
    @jialvarez 9 วันที่ผ่านมา

    WTF

  • @nackey
    @nackey 10 วันที่ผ่านมา

    なんやねん。この葬式みたいな音楽は。

  • @ngocmanprocoder
    @ngocmanprocoder 11 วันที่ผ่านมา

    Could you share me this materials, please?

    • @SemiDesign
      @SemiDesign 11 วันที่ผ่านมา

      @@ngocmanprocoder yes

  • @Killer5t67
    @Killer5t67 12 วันที่ผ่านมา

    Why are there so many questions in the Comments?

  • @VELPULAANIL03
    @VELPULAANIL03 12 วันที่ผ่านมา

    For array representation

  • @Poodleinacan
    @Poodleinacan 12 วันที่ผ่านมา

    I guess?

  • @StolenJoker84
    @StolenJoker84 12 วันที่ผ่านมา

    Where’s the disassembly? I saw someone re-balling the chip to put it back onto the logic board.

  • @kokbira
    @kokbira 13 วันที่ผ่านมา

    Ok... and then?

  • @bhratjeet4189
    @bhratjeet4189 14 วันที่ผ่านมา

    Bro why you removed it😅

    • @mateomatik5390
      @mateomatik5390 10 วันที่ผ่านมา

      normal re-balling chip

  • @841aaryanaher7
    @841aaryanaher7 22 วันที่ผ่านมา

    3rd xnor

  • @saidelbacha1811
    @saidelbacha1811 25 วันที่ผ่านมา

    Please when you are explaining tell the audience to turn off their microphones, they can open it just when they need to ask a question not to react to every word you say, thanks for this explanation it’s insightful 👍🏻

  • @lakshmitanneti8577
    @lakshmitanneti8577 25 วันที่ผ่านมา

    Xnor

  • @ChillGuy889
    @ChillGuy889 29 วันที่ผ่านมา

    Xnor

  • @youssefzaafan4480
    @youssefzaafan4480 หลายเดือนก่อน

    PLEASE CAN YOU SHARE PDFS.

  • @bhaskarsharma6520
    @bhaskarsharma6520 หลายเดือนก่อน

    Madam good afternoon madam Can u help by giving any ppt for system verilog madam

  • @status3902
    @status3902 หลายเดือนก่อน

    Xnor

  • @rahulsain1771
    @rahulsain1771 หลายเดือนก่อน

    XNOR

  • @KohinK
    @KohinK หลายเดือนก่อน

    40:41 seems like a nightmare to me. Directed,regression,unit testcases

  • @MRNARENDRAREDDY
    @MRNARENDRAREDDY หลายเดือนก่อน

    C option

  • @nguyenthaivinh5751
    @nguyenthaivinh5751 หลายเดือนก่อน

    XNOR

  • @chetanchowdarymandava7568
    @chetanchowdarymandava7568 หลายเดือนก่อน

    You are restricting the size to 30. Lets assume size is 100 then? I got the answer for it. Use the below constraint constraint c_num{ foreach(data[i]) if(i%2==0) data[i] == 0; else if(i==1) data[i] == 1; else if(data[i-2]==9) data[i]==1; else data[i] == data[i-2]+1; }

  • @manjunadha4636
    @manjunadha4636 หลายเดือนก่อน

    where is part 2

  • @manjunadha4636
    @manjunadha4636 หลายเดือนก่อน

    there is no sound

  • @shreyasgaiki1314
    @shreyasgaiki1314 หลายเดือนก่อน

    Hi semidesign, It is usually not a good idea to drive the full and empty output logic combinationally and assigned to the final output. When there is a push and the current wptr is MAX-1, then it will go to MAX value. You can check this condition and pass it through a flop. The output of the flop is full. Same for empty. This way the final full and empty signals come from flops which greatly reduces output delay.

  • @WakeUp_mydear_INDIA
    @WakeUp_mydear_INDIA 2 หลายเดือนก่อน

    Iam Interested to apply

  • @SaikiranReddy-c8p
    @SaikiranReddy-c8p 2 หลายเดือนก่อน

    When will next uvm workshop madam......

  • @SAYEDM-lb3kz
    @SAYEDM-lb3kz 2 หลายเดือนก่อน

    uart can configure as half duplex or full duplex as well

  • @SaikiranReddy-c8p
    @SaikiranReddy-c8p 2 หลายเดือนก่อน

    Mam how to contact to you for mock interviews

  • @naveenchakali280
    @naveenchakali280 2 หลายเดือนก่อน

    can i know what is the purpose of this signal in baudrate_generator sel[1:0] ; and also i get code from you please share code

  • @vedanshet5443
    @vedanshet5443 2 หลายเดือนก่อน

    when is event scheduled ?

  • @hemakandregula7620
    @hemakandregula7620 2 หลายเดือนก่อน

    Thank You mam Nice lecture

  • @balasubramanianr2238
    @balasubramanianr2238 2 หลายเดือนก่อน

    Nice presentation with good content

  • @saipadhy8114
    @saipadhy8114 2 หลายเดือนก่อน

    Ma'am please share that PDF

  • @cerverus3292
    @cerverus3292 2 หลายเดือนก่อน

    "very easy explanation"

  • @CHEKSORCIÈRE
    @CHEKSORCIÈRE 2 หลายเดือนก่อน

    💯💯💯

  • @Rock1290T
    @Rock1290T 2 หลายเดือนก่อน

    What's this song!?!

  • @boorse
    @boorse 2 หลายเดือนก่อน

    Bro thats small to an ant

  • @Billionairerespect77
    @Billionairerespect77 2 หลายเดือนก่อน

    Xnor

  • @MurikiManiteja
    @MurikiManiteja 2 หลายเดือนก่อน

    Mam,if we have three 32-bit inputs, is the number of possible combinations be (((2^32)^(2^32))^(2^32)) mam?

  • @lakhansinghh3637
    @lakhansinghh3637 2 หลายเดือนก่อน

    PLEASE CAN YOU SHARE PDFS.

  • @nandanarnandu2736
    @nandanarnandu2736 2 หลายเดือนก่อน

    XNOR